JPS59225422A - Bidirectional bus buffer - Google Patents
Bidirectional bus bufferInfo
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- JPS59225422A JPS59225422A JP58099147A JP9914783A JPS59225422A JP S59225422 A JPS59225422 A JP S59225422A JP 58099147 A JP58099147 A JP 58099147A JP 9914783 A JP9914783 A JP 9914783A JP S59225422 A JPS59225422 A JP S59225422A
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Abstract
Description
【発明の詳細な説明】 ソファに関する。[Detailed description of the invention] Regarding sofas.
従来の双方向性パス・パ、ファの一例をｉｔ図に示す。 An example of a conventional bidirectional path is shown in an IT diagram.
この双方向性パス・バッファはパスライン１．２間に介
挿され、３．４は制御信号φｌ 、φ２によシ動作する
クロ、クドインバータ、５．６はインバータである。ク
ロックドインバータ３、インバータ５は経路Ｐ、方向に
縦続接続され、クロックドインバータ４、インバータ６
は経路Ｐ２方向に縦続接続される。７゜８は端子で、こ
の端子はパスラインＪ、２に接続され、一方パスライン
の使用方向及び遮断状況に応じて制御信号φ１ 、φ２
が与えられ、経路Ｐ１ｅＰ２が形成または遮断される。This bidirectional path buffer is inserted between the path lines 1.2, 3.4 is a clock inverter operated by control signals φl and φ2, and 5.6 is an inverter. The clocked inverter 3 and the inverter 5 are connected in cascade in the direction of the path P, and the clocked inverter 4 and the inverter 6
are cascaded in the direction of path P2. 7゜8 is a terminal, which is connected to the pass lines J, 2, and control signals φ1, φ2 depending on the usage direction and cut-off status of the pass line.
is given, and path P1eP2 is formed or blocked.
しかしながら上記従来の回路形式では、インバータ５．
６は選択されない経路にあっても、選択された経路側か
ら動作させられ、０Ｍ０８回路 □構成の場合消
費電力が増大する問題があった。However, in the conventional circuit type described above, the inverter 5.
6 is operated from the selected path side even if it is on an unselected path, and the 0M08 circuit □ configuration has the problem of increased power consumption.
そこで改良を加えた一例が第２図に示す回路である。第
１図との相異点は、インバータ５，６の代シに２人カナ
ンドｐ−ト９，１０を用い、各々制御信号φ１ 、φ２
を与えたことである。An example of an improved circuit is shown in FIG. 2. The difference from FIG. 1 is that two-man converters 9 and 10 are used in place of inverters 5 and 6, and control signals φ1 and φ2 are used, respectively.
was given.
このようにナンドダート９．１０を設けたことにより、
遮断される経路ＰｌまたはＰ２ではナンドダート９また
は１０の出力が常に高レベルに保たれ、上記第１図の問
題点は解決される。By providing Nando Dart 9.10 in this way,
In the blocked path Pl or P2, the output of the NAND dart 9 or 10 is always kept at a high level, and the problem shown in FIG. 1 is solved.
しかし通常パスラインには、複数個のシステムのダート
入力が接続されている。いまパスラインに信号がのって
いない時、第２図の回路ではパスライン１．２共に開放
状態となシ、容易に電位の変動が起こシ得る。その結果
上記複数個のシステムのダート入力が変動し、それに伴
なう電源間の貫通電流によシシステムの消費電力が増す
。従って未使用時のパスライン１６２は高レベルか低レ
ベルに保持されていることが望まれる□。そこで従来社
Ｊ第３図の如く双方向性ハス・バッフγ１１と−に、パ
ス・ターミネータと呼はれる保持回路１２．１３が併用
されていたが、この構成では双方向性パス・バッファＪ
Ｊ、１個当シバス・ターミネータが２組必要となり、
システム構成に面倒があった。However, the pass line typically has the dart inputs of multiple systems connected to it. When no signal is present on the pass line, both pass lines 1 and 2 are open in the circuit of FIG. 2, and potential fluctuations can easily occur. As a result, the dart inputs of the plurality of systems fluctuate, and the resulting through current between the power supplies increases the power consumption of the systems. Therefore, it is desirable that the pass line 162 be held at a high level or a low level when not in use. Therefore, holding circuits 12 and 13 called path terminators were used together with the bidirectional hash buffers γ11 and -, as shown in Fig. 3 of the conventional company J.
J, 2 sets of Shivas Terminator are required,
There was some trouble with the system configuration.
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、従来の如く
パス・ターミネータを必要とせずに低消費電力化が可能
となる双方向性パス・バッファを提供しようとするもの
である。[Object of the Invention] The present invention has been made in view of the above-mentioned circumstances, and aims to provide a bidirectional path buffer that can reduce power consumption without requiring the conventional path terminator. be.
本発明は上記目的を達成するため、パス・バッファ経路
に設けられる論理ダートにデータ保持機能をもたせ、パ
スライン未使用時に、パスラインを高レベル或いは低レ
ベルに固定しておくことができるようにしたものでおる
。In order to achieve the above object, the present invention provides a data retention function to the logical dirt provided in the path buffer path, so that the path line can be fixed at a high level or a low level when the path line is not in use. It's what I did.
以下図面を参照して本発明の一実施例を説明する。第４
図に示す如く論理ｆｆ −） ２ Ｊの出力を３ステー
ト出力パツフア２２の入力に接続し、論理ゲート２３の
出力を３ステート出力バツ７ア２４の入力に接続する。An embodiment of the present invention will be described below with reference to the drawings. Fourth
As shown in the figure, the output of the logic ff-)2J is connected to the input of the 3-state output buffer 22, and the output of the logic gate 23 is connected to the input of the 3-state output buffer 24.
３ステート出力バツフア２４の出力と論理ダート２１の
入力とをパスラインｌの接続端子２５に接続し、３ステ
ート出カバ、ファ２２の出力と論理ダート２３の入力と
をパスライン２の接続端子２６に接続する。論理ダート
２１の入出力端間には正帰還論理ゲート２７の出入力端
を接続し、論理ダート２３の入出力端間には正帰還論理
ダート２８の出入力端を接続する。The output of the 3-state output buffer 24 and the input of the logic dart 21 are connected to the connection terminal 25 of the pass line 1, and the output of the 3-state output buffer 22 and the input of the logic dart 23 are connected to the connection terminal 26 of the pass line 2. Connect to. The input and output terminals of a positive feedback logic gate 27 are connected between the input and output terminals of the logic dart 21, and the input and output terminals of a positive feedback logic gate 28 are connected between the input and output terminals of the logic dart 23.
第５図は第４図の一具体例でめ９、論理ダートｊ！ｌ
、２３をインバータｊＪ１＊２３１で実現し、３ステー
ト出力バッフ了２２．２４をクロックドインバータ２２
１ ．２４．で実現し、正帰還論理？”−ト２７，２Ｂ
をイ７ノＺ ｐ ２７１ Ｉ２８１で実繞している
。Figure 5 is a specific example of Figure 4.9, Logic Dirt j! l
, 23 is realized by the inverter jJ1*231, and the 3-state output buffer end 22.24 is realized by the clocked inverter 22.
1. 24. Realized with positive feedback logic? ”-To 27, 2B
It is carried out in I7 no Z p 271 I281.
上記のようにパス久方論理ダート２１１ ｍ２３１に正
帰還論理ｒ−ト２７１ ＃ ２８１を設けることによ
シ、データ保持機能が生じる。従ってパスライン１，２
の未使用時に該ノｆスラインを高レベル或いは低レベル
に保持し尤おくことができ、低消費電力化が可能となる
ものである。By providing the positive feedback logic gate 271 #281 in the pass logic gate 211 m231 as described above, a data retention function is generated. Therefore, pass line 1, 2
When not in use, the f line can be held at a high level or a low level, making it possible to reduce power consumption.
システム構成の状況に応じては、上記正帰還ダートは片
方の経路だけで充分な場合もある。Depending on the system configuration, it may be sufficient to use only one path of the positive feedback dart.
その応用例を第６図に示す。An example of its application is shown in FIG.
第７図は上記正帰還論理ダートを、制御信号φ１ 、φ
２で制御したクロ、クドインバータ２８２ ＊ Ｊ ｙ
＝ （φｌ 、φ３はφ１ ｌφ２の反転パルス）で実
現した応用例である。ここでクロ、クドインバータ２２
１の出力が７０−ティングの時、クロックドインバータ
２８２の出力でパスライン２０レベルを固定する。一方
クロ、クドイ／パータ２４１の出力がフローティングの
時、クロックドインバータ２２２の出力でパスライン１
０レベルを固定するものである。FIG. 7 shows the positive feedback logic darts, control signals φ1, φ
2 controlled black inverter 282 * J y
= (φl, φ3 are inverted pulses of φ1 lφ2). Here, Kuro, Kudo inverter 22
When the output of the clocked inverter 282 is 70-ting, the level of the pass line 20 is fixed by the output of the clocked inverter 282. On the other hand, when the output of the clocked inverter 222 is floating, the pass line 1 is
This is to fix the 0 level.
第８図はパース入力論理ダートにナンドダート２１、、
Ｊ！、を用い、これをクロックパルスφ１ 、φ２で制
御した応用例である。云うまでもなく他のダートで実現
した場合も本発明に該当することは勿論である。第８図
ではノ９ルスφ五が低レベルの時のクロ、クドインパー
タ２２゜のフローティングをナンドダート２１．で防ぎ
、このゲート２１３の高レベル出力でパスライン１のフ
ローティングをなくす。二方パルスφ２が低レベルの時
のクロックドインバータ２４１の７０−ナイング全ナン
ドｒ−ト２３２で防ぎ、このｐ−ト２３２の筒レベル出
力でパスライン２のフローティングをなくすようにして
いる。Figure 8 shows Nando dart 21 in the parse input logic dart.
J! , and is controlled by clock pulses φ1 and φ2. Needless to say, the invention also falls under the scope of the present invention if it is realized using other darts. In Fig. 8, when the No. 9 Lus φ5 is at a low level, the floating of the Kuro and Kudo Impata 22 degrees is shown by the Nando Dart 21. The high level output of this gate 213 eliminates the floating of the pass line 1. When the two-way pulse φ2 is at a low level, the 70-ning of the clocked inverter 241 is prevented by the entire NAND 232, and the floating of the pass line 2 is eliminated by the cylinder level output of this PT 232.
本発明は双方向性パス・バッファの入、出力部分の回路
構成に係わるものであシ、従って上記入出力回路の間に
、第９図の如く他の機能を有する回路３１．３２等が構
成されている場合も本発明に該当する。The present invention relates to the circuit configuration of the input and output portions of a bidirectional path buffer, and therefore, circuits 31 and 32 having other functions as shown in FIG. 9 are constructed between the input and output circuits. The invention also falls under the present invention.
上記実施例では、制御信号φ１ 、φ２によシ開閉する
論理ダートとして図示のクロックドインバータを用いた
が、これは他の論理ダートの組み合わせで実現した場合
も同様であり、本発明に該当する。第１０図に伝送ゲー
ト２２２ ＊づ４２及びインバータ２２３．２４３を用
いたクロックドインバータによる実施例を示す。In the above embodiment, the clocked inverter shown in the figure is used as the logic dart that is opened and closed by the control signals φ1 and φ2, but the same applies to the case where it is realized by a combination of other logic darts, which falls under the present invention. . FIG. 10 shows an embodiment using a clocked inverter using a transmission gate 222 *42 and inverters 223 and 243.
上記実施例によれば次の利点が具備される。According to the above embodiment, the following advantages are provided.
即ち従来はシステム構成に、第３図の如く双方向ハス・
バッファＩＣ１個に対し、パスターミネータＩＣが２個
必要であったが、本発明によシパス・ターミネータＩＣ
が全く不要に・な勺、システム構成が簡単になる。また
本発明ではデータ・ホールド機能を有するため、パスラ
インのレベルが固定され、ノイズ等によるパスラインの
ゆらぎによるシステムのＣＭＯＳダートの貫通電流がな
くなシ、低消費電力化が実現できる。また本１回路は、
システム構成用の双方向性パス・バッファＩＣを念頭に
置いているが、ＩＣ内部の回路にも適用でき、その際第
３図の従来技術に比べ第５図に示す構成をとれば、イン
バータ数が２個減るから、素子数がパスライン１本当り
４個減るものである。In other words, in the past, the system configuration included a bidirectional hash as shown in Figure 3.
Two path terminator ICs were required for one buffer IC, but with the present invention, two path terminator ICs are required.
This eliminates the need for system configuration. Further, since the present invention has a data hold function, the level of the pass line is fixed, and there is no through current in the CMOS dart of the system due to fluctuation of the pass line due to noise, etc., and low power consumption can be realized. Also, this 1 circuit is
Although we have in mind a bidirectional path buffer IC for system configuration, it can also be applied to circuits inside the IC, and in that case, if the configuration shown in Figure 5 is adopted compared to the conventional technology shown in Figure 3, the number of inverters can be reduced. Since the number of elements decreases by two, the number of elements decreases by four per pass line.
以上説明した如く本発明によれば、構成が簡単化され、
また低消費電力化が可能となる等の利点を有した双方向
性バス・バッファが提供できるものである。As explained above, according to the present invention, the configuration is simplified,
Furthermore, it is possible to provide a bidirectional bus buffer that has advantages such as low power consumption.
第１図は従来の双方向性パス・バッフ、回路図、第２図
はこれに改良を加えた双方向性パス・バッファ回路図、
第３図は他の従来例を示す双方向性バス・バッファ回路
図、第４図は本発明の一実施例を示す構成図、第５図は
同構成の具体的回路図、第６図ないし第１θ図は本発明
の他の実施例を示す回路図である。
１．２・・・パスライン、２１．２３・・・論理ダート
、２２．２４・・・３ステート出力パツフア、２７．２
８・・・正帰還論理？−）。
出罪人代理人 弁理士 鈴 江 武 彦第１図
第２ｗＪ
第４図
第６図、
８１Figure 1 is a circuit diagram of a conventional bidirectional pass buffer, and Figure 2 is a circuit diagram of an improved bidirectional pass buffer.
FIG. 3 is a bidirectional bus buffer circuit diagram showing another conventional example, FIG. 4 is a configuration diagram showing an embodiment of the present invention, FIG. 5 is a specific circuit diagram of the same configuration, and FIGS. FIG. 1θ is a circuit diagram showing another embodiment of the present invention. 1.2... Pass line, 21.23... Logic dart, 22.24... 3-state output puffer, 27.2
8...Positive feedback logic? -). Attorney for the accused Patent attorney Takehiko Suzue Figure 1 Figure 2 wJ Figure 4 Figure 6, 81
Claims (1)
アの入力に接続し、第２の論理ダートの出力を第２の３
ステート出カツ々ツフアの入力に接続し、この第２の３
ステート出カツ４ツフアの、出力と前記第１の論理ダー
トの入力とを第１の接続端で接続し、前記第１の３ステ
ート出カパツフアの出力と前記第２の論理ダートの入力
とを第２の接続端で接続し、前記第１．第２の論理ｆ−
）の少くとも一方のダートにおいてダート出力からダー
ト入力に正帰還がかかるような正帰還論理ダートを接続
したことを特徴とする双方向性パス・パ、ファ。The output of the first logic dart is connected to the input of the first three-state output puffer, and the output of the second logic dart is connected to the input of the second three-state output puffer.
Connect the state output to the input of the
The output of the state output 4-puffer and the input of the first logic dart are connected at a first connection end, and the output of the first 3-state output buffer and the input of the second logic dart are connected at the first connection end. 2 connection end, and said 1st. second logic f-
), wherein a positive feedback logic dart is connected in at least one dart such that positive feedback is applied from the dart output to the dart input.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58099147A JPS59225422A (en) | 1983-06-03 | 1983-06-03 | Bidirectional bus buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP58099147A JPS59225422A (en) | 1983-06-03 | 1983-06-03 | Bidirectional bus buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225422A true JPS59225422A (en) | 1984-12-18 |
| JPH0437447B2 JPH0437447B2 (en) | 1992-06-19 |
Family
ID=14239577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58099147A Granted JPS59225422A (en) | 1983-06-03 | 1983-06-03 | Bidirectional bus buffer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225422A (en) |
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1983
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|---|---|
| JPH0437447B2 (en) | 1992-06-19 |
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