JPS58148544A - Bus circuit - Google Patents
Bus circuitInfo
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- JPS58148544A JPS58148544A JP57032716A JP3271682A JPS58148544A JP S58148544 A JPS58148544 A JP S58148544A JP 57032716 A JP57032716 A JP 57032716A JP 3271682 A JP3271682 A JP 3271682A JP S58148544 A JPS58148544 A JP S58148544A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
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- Computer Networks & Wireless Communication (AREA)
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- Logic Circuits (AREA)
- Small-Scale Networks (AREA)
Abstract
Description
【発明の詳細な説明】
本発明は半導体集積回路のパスライン構成における３埴
輪回路方式の各データをパスラインに転送するバス駆動
回路に関し、詳しくは、同パスラインの信号を次段に入
力する際のロウレベルの浮上りを防止するための回路構
成を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a bus drive circuit that transfers each data to a pass line in a three-haniwa circuit system in a pass line configuration of a semiconductor integrated circuit. The present invention provides a circuit configuration for preventing the low level from rising when the low level rises.
信号ラインを駆動するだめの直流電流経路が駆動回路内
に限定さ扛ている通常の信号駆動回路をパスラインに用
いた場合、配線抵抗による直流電圧降下は生じず、回路
誤動作を問題にする必要はない。しかしながら、このよ
うな方式ではパスラインの規模が大きくなり、大規模集
積回路においては集積密度の点から大きな制約となる。If a normal signal drive circuit, in which the DC current path for driving the signal line is limited to the drive circuit, is used for the pass line, there will be no DC voltage drop due to wiring resistance, and there is no need to worry about circuit malfunction. There isn't. However, in such a method, the scale of the pass line becomes large, which poses a major restriction in terms of integration density in large-scale integrated circuits.
このため従来の集積回路では、パスラインを共通出力と
し各データ入力駆動回路をＯＲ（オア）接続してなるＮ
ＯＲゲート構造をとることにより単純な回路構成のバス
駆動回路を有するパスラインが使用されている。この回
路構成をとる場合、パスライン上の少なくとも一ケ所に
プルアップ用負荷抵抗を接続することが必要であり、こ
のためパスラインを直流電流が流れることになる。然る
にパスラインは通常集積回路の広範な領域にわたって配
線がなされているため配線抵抗による電圧降下が問題と
なる。For this reason, in conventional integrated circuits, the pass line is used as a common output, and each data input drive circuit is OR-connected.
A pass line is used that has a bus drive circuit with a simple circuit configuration by adopting an OR gate structure. When this circuit configuration is adopted, it is necessary to connect a pull-up load resistor to at least one location on the pass line, so that a direct current flows through the pass line. However, since pass lines are usually wired over a wide area of an integrated circuit, voltage drop due to wire resistance becomes a problem.
第１図は従来のバス駆動回路を用いたパスラインの構成
を示しているが、電源ラインと交差するパスラインをポ
リシリコンまたは拡散層などの金属以外の配線層による
配線を余儀なくされる場合、この配線抵抗Ｒ・・・・・
・Ｒｎによる電圧降下は無視できなく々る。第１図にお
いてＲ１，Ｒ２・・・・・・Ｒｎはパスライン抵抗、Ｌ
ｌ はプルアップ用ＭＯ８ＦＥＴ。FIG. 1 shows the configuration of a pass line using a conventional bus drive circuit, but when the pass line that intersects with the power supply line must be wired using a non-metal wiring layer such as polysilicon or a diffusion layer, This wiring resistance R...
・The voltage drop due to Rn cannot be ignored. In Figure 1, R1, R2...Rn are pass line resistances, L
l is MO8FET for pull-up.
Ｓｌ、Ｓ２・・・・・・Ｓｎは入力データを選択するた
めの信号、ＤＤ ・・・・・・Ｄｎはデータ信号、Ａ
１゜１’ ２
Ａ２ ・・・用札はバス駆動回路、Ｑｌ、Ｑ２ハエン
ハンスメント型ＭＯ３ＦＥＴである。まずバス駆動回路
Ａ１ が選択された時、つまり、ｓｌ がハイレベルＯ
時（Ｓ −・−・・・ｓｎはロウレベル）データ信号
Ｄ がハイレベルであるとすｎば、プルアツブ用負荷Ｌ
１ とバス駆動回路Ａ１ との間に直流電流１１が
流ｎる。この場合Ｒ１，Ｒ２による電圧ドロップが生じ
る。このとき、バスから次段への入力信号１１ はＲ１
，Ｒ２による電圧ドロップ分だけロウレベルの浮上りが
生じる。Sl, S2...Sn is a signal for selecting input data, DD...Dn is a data signal, A
1゜1' 2 A2... The cards are the bus drive circuit, Ql, and Q2 are enhancement type MO3FETs. First, when bus drive circuit A1 is selected, that is, sl is at high level O
When the data signal D is high level (S - sn is low level), if n is the pull-up load L
A direct current 11 flows between the bus drive circuit A1 and the bus drive circuit A1. In this case, a voltage drop occurs due to R1 and R2. At this time, the input signal 11 from the bus to the next stage is R1
, R2 causes a rise in the low level.
本発明のバス駆動回路は上述の従来装置の問題点を解消
するものであり、入力データ選択信号により駆動すべき
ドライバーＭＯ８ＦＥＴを選択すると同時に各駆動回路
毎に設けられたプルアップ用エンハンスメント型ＭＯ８
ＦＥＴを選択し駆動する構成になしたものである。The bus drive circuit of the present invention solves the problems of the conventional device described above, and at the same time selects the driver MO8FET to be driven by the input data selection signal, and at the same time selects the driver MO8FET to be driven by the input data selection signal.
The configuration is such that FETs are selected and driven.
第２図は本発明におけるバス駆動回路とパスラインの構
成を示すものである。同図において、第１図と同一番号
は同一物を示し、Ｌ２はプルアップ用Ｍ ＯＳ Ｆ Ｅ
Ｔ １０ｓ ハ：ｒ−ンハンスメント型ＭＯ８ＦＥＴ
、Ｂ Ｂ ・・・・・・Ｂｎは駆動回路を１ ２
示す。このパスライン系においてバス駆動回路Ｂ１ が
選択されたとき、っまりＳｌ がハイレベル（Ｓ２ ・
・・・・・Ｓｎはロウレベル）、またデータ信号Ｄ１
がハイレベルであるとき、直流電流１２が電源ｖＤＤ
より、エンハンスメント型ＭＯＳ Ｆ Ｅ ＴＯ３を通
じて、選択されたバス駆動回路Ｂ１ のエンハンスメン
ト型ＭＯ８ＦＥＴＱ１．Ｑ２に流れるが、プルアンプ用
高抵抗負荷Ｌ２は上記ＭＯＳＦＥＴＱ１の抵抗に対し十
分大きな抵抗であるため、この高抵抗負荷Ｌ２と前記選
択バス駆動回路Ｂ１ との間のパスライン電流は無視
することができる。このため、上記選択回路の電流１２
は所定の選択されたバス駆動回路Ｂ１ 内に限定される
。従って、本発明の上記実施例によれば、パスラインの
抵抗Ｒ１，Ｒ２による電圧ドロップは生じることなく、
・パスラインから次段への入力信号１１ のロウ
レベル浮上りは起こらない。このように従来のパスライ
ンの長所を保有すると共に、このパスラインから次段へ
の信号伝達の際の入力ロウレベルの浮上りという欠点を
皆無にすることができる。FIG. 2 shows the configuration of a bus drive circuit and a pass line in the present invention. In the figure, the same numbers as in Figure 1 indicate the same parts, and L2 is a pull-up MOSFET.
T 10s C: r-enhancement type MO8FET
, B B . . . Bn indicates a drive circuit 1 2 . When the bus drive circuit B1 is selected in this pass line system, Sl is at a high level (S2.
...Sn is low level), and data signal D1
is at a high level, the DC current 12 reaches the power supply vDD
, the enhancement type MO8FETQ1. Q2, but since the pull amplifier high resistance load L2 has a sufficiently large resistance compared to the resistance of the MOSFET Q1, the pass line current between this high resistance load L2 and the selection bus drive circuit B1 can be ignored. . Therefore, the current 12 of the selection circuit
is limited within a predetermined selected bus drive circuit B1. Therefore, according to the above embodiment of the present invention, no voltage drop occurs due to the resistances R1 and R2 of the pass line.
- The input signal 11 from the pass line to the next stage does not rise to a low level. In this way, while retaining the advantages of the conventional pass line, it is possible to completely eliminate the drawback that the input low level rises during signal transmission from the pass line to the next stage.
なお、本発明のバス駆動回路においても、パスライン上
の少なくとも一ケ所に付加された前記高抵抗負荷Ｌ２は
通常、デプレッション型ＭＯ８ＦＥＴが用いられ、パス
ラインの−・イレベルを電源電圧のレベルまで引き上げ
るだめのものであり、加えてすべてのバス駆動回路が選
択されていない場合、パスラインのレベルを電の電圧レ
ベルに保持しパースラインのフローティング状態を避け
る効果も有する。In the bus drive circuit of the present invention, the high resistance load L2 added to at least one location on the pass line is usually a depletion type MO8FET, and the -I level of the pass line is raised to the level of the power supply voltage. In addition, when all the bus drive circuits are not selected, the level of the pass line is maintained at the electric voltage level, and it also has the effect of avoiding the floating state of the pass line.
以上のように、本発明のバス駆動回路は、配線抵抗によ
るパスラインのロウレベル浮上シの影響イ下
を皆無にすることによりＣ肴性の向上を図り、かつマス
クレイアウト上のバス回路長の制約を緩和することがで
きるという格別の効果が得られる。As described above, the bus drive circuit of the present invention aims to improve C palatability by completely eliminating the influence of the low-level floating of the pass line due to wiring resistance, and also improves the bus circuit length due to the mask layout. A special effect can be obtained in that it can alleviate the
第１図は従来のバス回路図、第２図は本発明に係るバス
回路図を示す。
ＲＲ・・・・・・Ｒ・・・・・・パスライン抵抗、１
ν ２ ｎ
Ｌ ・・・・・・パスラインプルアップ用ＭＯ３ＦＥＴ
。
ＢＢ ・・・・・・Ｂ ・・・・・・バス駆動回路、
Ｓｌ。
１’ ２ ｎ
Ｓ ・・・・・・Ｓ ・・・−・・パスライン選択信号
、Ｄｌ。
２ ｎ
Ｄ ・・・・・・Ｄ・・・・・・・データ信号、Ｑｌ、
Ｑ２．Ｑ３２ ｎ
・・・・・・エンハンスメン）［ＭＯ３ＦＥＴ０代理人
の氏名 弁理士 中 尾 敏 男 ほか１名第１図
Ａｔ 、４□
第２図
区、
Ｂ＋ ８２FIG. 1 shows a conventional bus circuit diagram, and FIG. 2 shows a bus circuit diagram according to the present invention. RR・・・R・・・Pass line resistance, 1
ν 2 n L ・・・・・・MO3FET for pass line pull-up
. BB...B...Bus drive circuit,
Sl. 1' 2 n S...S...Pass line selection signal, Dl. 2 n D ・・・・・・D・・・・・・Data signal, Ql,
Q2. Q32 n...Enhancement Men) [MO3FET0 Name of agent Patent attorney Toshio Nakao and one other person Figure 1 At, 4□ Figure 2 Ward, B+ 82
Claims (2)
路であって、前記バス駆動回路は入力データを選択する
ための信号をゲート入力とする第１及び第２のゲート素
子と、データ信号をゲート入力とする第３のゲート素子
をそなえ、前記第１のゲート素子の出力側一端を電源に
接続し、前記第２゜第３のゲート素子を直列接続した前
記第１と第２のゲート素子の接続点を前記パスラインへ
の出力点とすることを特徴とするバス回路。(1) A plurality of bus drive circuits connected to the same path line, wherein the bus drive circuit includes first and second gate elements whose gate inputs are signals for selecting input data, and data signals. The first and second gates are provided with a third gate element having a gate input, one end of the output side of the first gate element is connected to a power supply, and the second and third gate elements are connected in series. A bus circuit characterized in that a connection point of an element is an output point to the pass line.
アップ用高抵抗負荷が付加されることを特徴とする特許
請求の範囲第１項に記載のバス回路。(2) The bus circuit according to claim 1, wherein a high resistance load for pull-up is added at at least one location on the pass line.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032716A JPS58148544A (en) | 1982-03-01 | 1982-03-01 | Bus circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032716A JPS58148544A (en) | 1982-03-01 | 1982-03-01 | Bus circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148544A true JPS58148544A (en) | 1983-09-03 |
Family
ID=12366556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032716A Pending JPS58148544A (en) | 1982-03-01 | 1982-03-01 | Bus circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148544A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223217A (en) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | Dynamic bus circuit |
| JPS60223218A (en) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | Dynamic bus circuit |
-
1982
- 1982-03-01 JP JP57032716A patent/JPS58148544A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60223217A (en) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | Dynamic bus circuit |
| JPS60223218A (en) * | 1984-04-19 | 1985-11-07 | Mitsubishi Electric Corp | Dynamic bus circuit |
| JPH053606B2 (en) * | 1984-04-19 | 1993-01-18 | Mitsubishi Electric Corp | |
| JPH053605B2 (en) * | 1984-04-19 | 1993-01-18 | Mitsubishi Electric Corp |
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