JP2001156608A - Through-current preventing circuit for output transistor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To surely prevent a through-current at application of power by adding a P-channel transistor(TR) in series to an output TR circuit. SOLUTION: The through-current preventing circuit for output transistor has two systems of power supplies; an external power supply VCC2 and an internal power supply VCC1 generated from the VCC1, a P-channel TR 17 driven by the external power supply VCC2 is inserted in series with output TRs (18, 19) of an output circuit where N-channel TRs are stacked longitudinally, the external power supply VCC2 is used for a power supply of an inverter to drive a gate of this P-channel TR, and by utilizing a difference between a rise time of the external power supply and a rise time of the internal power supply, activation of the output TR is suppressed to prevent its through-current.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、電源投入時の出力
トランジスタの貫通電流防止回路に関し、特に外部電源
およびそれにより生成される内部電源の２系統の電源を
持つＤＲＡＭにおける出力トランジスタの貫通電流防止
回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for preventing a through current of an output transistor when a power supply is turned on, and more particularly to a circuit for preventing a through current of an output transistor in a DRAM having two power supplies of an external power supply and an internal power supply generated thereby. Circuit.

【０００２】[0002]

【従来の技術】内部電源／外部電源のような２系統以上
の異った電源を持つＤＲＡＭなどが、一般に知られてお
り、２系統の電源を持つＤＲＡＭ、およびＮチャネルト
ランジスタを縦積にしたデータアウトバッファなどが、
用いられている。図５〜図８は従来例のいくつかであ
り、これらの説明をする。2. Description of the Related Art A DRAM having two or more different power supplies, such as an internal power supply and an external power supply, is generally known, and a DRAM having two power supplies and an N-channel transistor are cascaded. Data out buffer etc.
Used. 5 to 8 show some of the conventional examples, which will be described.

【０００３】図５は従来例−１の回路図であり、その動
作タイミング図は、図６（ａ）〜（ｂ）に示される。図
５において、内部電源ＶＣＣ１は外部電源ＶＣＣ２によ
り生成され、またＯＥはデータ読み出しを行う際ハイと
なるデータ読出信号、ＤＡＴＡＨはハイデータ読み出し
の際ハイとなる入力信号、ＤＡＴＡＬはロウデータ読み
出しの際ハイとなる入力信号、Ｉ／Ｏが出力端子を示
す。データ読出信号ＯＥと入力信号ＤＡＴＡＨ，ＤＡＴ
ＡＬとの論理積を２入力ＮＡＮＤ１０，１１でとり、こ
れらの出力（Ａ，Ｂ）をインバータ１２，１３でそれぞ
れ反転し、Ｎチャネルトランジスタ（ＮＨ）１８，Ｎチ
ャネルトランジスタ（ＮＬ）１９のゲートに供給し、こ
れらＮチャネルトランジスタ１８，１９の出力端から出
力端子Ｉ／Ｏに出力される。FIG. 5 is a circuit diagram of the conventional example 1, and its operation timing chart is shown in FIGS. 6 (a) and 6 (b). In FIG. 5, the internal power supply VCC1 is generated by the external power supply VCC2, OE is a data read signal that goes high when reading data, DATAH is an input signal that goes high when reading high data, and DATAL is a signal that goes high when reading low data. An input signal and I / O that are high indicate an output terminal. Data read signal OE and input signals DATAH, DAT
The logical product with AL is taken by two-input NANDs 10 and 11, and these outputs (A and B) are inverted by inverters 12 and 13, respectively, and are applied to the gates of an N-channel transistor (NH) 18 and an N-channel transistor (NL) 19. And output from the output terminals of these N-channel transistors 18 and 19 to an output terminal I / O.

【０００４】この回路で、２入力ＮＡＮＤ１０，１１は
内部電源ＶＣＣ１が接続され、インバータ１２，１３
と、Ｎチャネルトランジスタ（ＮＨ）１８ のソースに
電源として外部電源ＶＣＣ２が接続される。なお、Ｎチ
ャネルトランジスタ１８はしきい値電圧ＶＴＮＨを有
し、ハイデータ読み出しの際、活性化する。なお節点C
にはＶＣＣ＋ＶＴＮＨ 以上の電位が供給される。ま
た、Ｎチャネルトランジスタ（ＮＬ）１９はしきい値電
圧ＶTNL を有し、ロウデータ読み出しの際、活性化す
る。In this circuit, two-input NANDs 10 and 11 are connected to an internal power supply VCC1, and inverters 12 and 13 are connected.
Then, an external power supply VCC2 is connected as a power supply to the source of the N-channel transistor (NH) 18. The N-channel transistor 18 has a threshold voltage VTNH, and is activated when reading high data. Node C
Is supplied with a potential equal to or higher than VCC + VTNH. The N-channel transistor (NL) 19 has a threshold voltage VTNL and is activated when reading row data.

【０００５】この回路は、タイミングの図６（ａ）に示
すように、外部／内部電源の供給時に差がある場合（例
えば１μＳの時間差）、一定時間、節点Ａ，Ｂの電位と
外部電源ＶＣＣ２との間に電位差が生じる。外部電源Ｖ
ＣＣ２の立上り後、その電位差がインバータ１２，１３
のしきい値｜ＶTP｜より大きく、節点Ａ、Ｂの電位がそ
れぞれインバータ１２，１３のしきい値ＶTNを越えるま
で、Ｎチャネルトランジスタ１８，１９が共にＯＮとな
るので、図６（ｂ）に示すように貫通電流を生じてしま
う。As shown in FIG. 6 (a), when there is a difference between the supply of the external power and the internal power (for example, a time difference of 1 μS), the circuit is connected to the potentials of the nodes A and B and the external power VCC2 for a fixed time. And a potential difference is generated between them. External power supply V
After the rise of CC2, the potential difference between inverters 12 and 13
6B, the N-channel transistors 18 and 19 are both turned on until the potentials of the nodes A and B exceed the threshold VTN of the inverters 12 and 13, respectively. As shown, a through current occurs.

【０００６】この貫通電流を防止した回路として、特開
平４―３５８３９４号公報に示された従来例−２があ
り、これは図７の回路図に示される。この回路は、トラ
ンスファーゲート３１，３２と、インバータ３３，３４
とを用いて、内部電源ＶＣＣ１が供給されメモリアレ
イ、センスアンプ、デコーダなどを含むＤＲＡＭ主要回
路３６と、外部電源ＶＣＣ２が供給されるデータアウト
バッファ回路３５とに、電源ＶＣＣ１／ＶＣＣ２が接続
されないようにしたもので、異った電源ＶＣＣ１／ＶＣ
Ｃ２が同時に活性化するまで、双方の供給を行わないよ
うにしている。As a circuit for preventing this through current, there is a conventional example-2 shown in Japanese Patent Application Laid-Open No. 4-358394, which is shown in the circuit diagram of FIG. This circuit includes transfer gates 31 and 32 and inverters 33 and 34.
The power supply VCC1 / VCC2 is not connected to the DRAM main circuit 36 supplied with the internal power supply VCC1 and including a memory array, a sense amplifier, a decoder, etc., and the data out buffer circuit 35 supplied with the external power supply VCC2. Different power supply VCC1 / VC
Until C2 is activated at the same time, neither supply is performed.

【０００７】しかしながら、電源立上り時のなだらかな
電位上昇に対し、出力ドライバ３５とＤＲＡＭ主要回路
３６の負荷の違いを考慮すると、出力ドライバ３５の直
前における電源のスキュー再調整が必要と考えられる。However, considering the difference in the load between the output driver 35 and the DRAM main circuit 36 with respect to the gradual increase in the potential when the power supply rises, it is considered necessary to readjust the skew of the power supply immediately before the output driver 35.

【０００８】次に、特開平４―３４１９９７号公報に示
された従来例−３があり、この回路を図８の回路図に示
す。この回路は、電源ＶＣＣ１が供給されるデータアウ
トバッファ回路３７の出力が、電源ＶＣＣ２が供給され
る出力トランジスタ１８，１９に供給されるが、電源Ｖ
ＣＣ１の電源喪失検出信号ＰＦＲ（活性化時にハイにな
る信号）を用いて、出力ドライバとなるＮチャネルトラ
ンジスタ１８，１９を制御している。すなわち、Ｎチャ
ネルトランジスタ３８，３９のゲートに電源喪失検出信
号ＰＦＲを供給し、これらＮチャネルトランジスタ３
８，３９のドレインが接地されるようにして、出力トラ
ンジスタ１８，１９のゲート電圧を接地させ、貫通電流
を防止するものである。Next, there is a prior art example 3 disclosed in Japanese Patent Application Laid-Open No. 4-341997. This circuit is shown in the circuit diagram of FIG. In this circuit, the output of the data out buffer circuit 37 supplied with the power supply VCC1 is supplied to the output transistors 18 and 19 supplied with the power supply VCC2.
The N-channel transistors 18 and 19 serving as output drivers are controlled using a power loss detection signal PFR (a signal which becomes high when activated) of the CC1. That is, the power loss detection signal PFR is supplied to the gates of the N-channel transistors 38 and 39,
The drains of the transistors 8 and 39 are grounded, the gate voltages of the output transistors 18 and 19 are grounded, and a through current is prevented.

【０００９】[0009]

【発明が解決しようとする課題】上述したように、図５
の従来の回路は貫通電流が問題になり、また図７の従来
の回路も貫通電流を防止するに問題がある。As described above, FIG.
The conventional circuit of FIG. 7 has a problem of the through current, and the conventional circuit of FIG. 7 also has a problem of preventing the through current.

【００１０】さらに、図８の回路も、電源ＶＣＣ１の供
給が行われないまま電源ＶＣＣ２が供給されたとき、そ
の電源ＶＣＣ１の電源喪失検出信号ＰＦＲによって出力
トランジスタ１８，１９のゲートをグランドに接地し、
貫通電流を防止するものであるが、この電源喪失検出信
号ＰＦＲはその機能を考える限り、そのドライブを電源
ＶＣＣ２で行う必要がある。ＰＦＲ回路は、論理上、出
力トランジスタ１８，１９の活性化に対し、その活性化
にインバータ２段以上のディレイがあると考えられるた
め、その間に貫通電流を発生することになる。Further, in the circuit of FIG. 8, when the power supply VCC2 is supplied without supplying the power supply VCC1, the gates of the output transistors 18 and 19 are grounded by the power supply loss detection signal PFR of the power supply VCC1. ,
Although the through current is prevented, this drive loss detection signal PFR needs to be driven by the power supply VCC2 as long as its function is considered. The PFR circuit theoretically generates a through current during the activation of the output transistors 18 and 19 because it is considered that the activation has a delay of two or more inverter stages.

【００１１】本発明の目的は、これらの問題を解決し、
貫通電流の発生を防止することのできる貫通電流防止回
路を提供することにある。An object of the present invention is to solve these problems,
An object of the present invention is to provide a through current prevention circuit capable of preventing generation of a through current.

【００１２】[0012]

【課題を解決するための手段】本発明の構成は、外部電
源およびそれにより生成される内部電源の２系統の電源
を持つ出力回路における出力トランジスタの貫通電流防
止回路において、前記電源投入時に、前記外部電源と前
記内部電源の立ち上がり時間に差が生じることを利用し
て、前記出力トランジスタの活性化を抑制することによ
り、前記出力トランジスタの貫通電流を防止するように
したことを特徴とする。According to the present invention, there is provided a circuit for preventing a through current of an output transistor in an output circuit having two power supplies of an external power supply and an internal power supply generated by the external power supply. Utilizing the fact that there is a difference between the rise times of the external power supply and the internal power supply, the activation of the output transistor is suppressed to prevent a through current of the output transistor.

【００１３】本発明において、出力トランジスタとし
て、Ｎチャネルトランジスタを縦積みにした回路のハイ
データ側トランジスタのドレイン電極と外部電源との間
に、Ｐチャネルトランジスタを挿入し、このＰチャネル
トランジスタのゲートをドライブするインバータの電源
を外部電源に、その前段の回路の電源を内部電源に接続
することができ、またハイデータ側入力とデータ読出し
信号とが入力された時オンとなり内部電源で駆動される
第１のインバータと、ロウデータ側入力と前記データ読
出し信号とが入力された時オンとなり前記内部電源で駆
動される第２のインバータと、前記第１のインバータに
出力をゲートに接続しソースを外部電源に接続したＰチ
ャネルトランジスタと、このＰチャネルトランジスタの
ドレインとドレインを接続しゲートを前記ハイデータ入
力に接続した第１のＮチャネルトランジスタと、この第
１のＮチャネルトランジスタのソースにドレインを接続
しゲートを前記第２のインバータの出力に接続しソース
を接地した第２のＮチャネルトランジスタとからなるこ
とができる。In the present invention, a P-channel transistor is inserted between a drain electrode of a high-data-side transistor of a circuit in which N-channel transistors are vertically stacked and an external power supply as an output transistor, and a gate of the P-channel transistor is connected to the external power supply. The power supply of the inverter to be driven can be connected to the external power supply, the power supply of the preceding circuit can be connected to the internal power supply, and it is turned on when the high data side input and the data read signal are input, and is turned on by the internal power supply. An inverter, a second inverter that is turned on when a row data side input and the data read signal are input, and is driven by the internal power supply, and an output connected to the gate of the first inverter and an external source connected to the first inverter. P-channel transistor connected to power supply, drain and drain of this P-channel transistor A first N-channel transistor having a gate connected to the high data input, a first N-channel transistor having a drain connected to the source of the first N-channel transistor, a gate connected to the output of the second inverter, and a source grounded. And two N-channel transistors.

【００１４】さらに、本発明において、出力トランジス
タとして、Ｎチャネルトランジスタを縦積みにした回路
のロウデータ側トランジスタのソース電極と接地との間
に、トランシファゲートを挿入し、このトランスファゲ
ートのＰチャネルトランジスタを駆動する第３のインバ
ータの電源を外部電源に、この第３のインバータの出力
を入力し前記トランスファゲートのＮチャネルトランジ
スタを駆動する第４のインバータの電源を内部電源にそ
れぞれ接続することができ、またハイデータ側入力とデ
ータ読出し信号とが入力された時オンとなり内部電源で
駆動される第１のインバータと、ロウデータ側入力と前
記データ読出し信号とが入力された時オンとなり前記内
部電源で駆動される第２のインバータと、外部電源がド
レインと接続されゲートを前記第１のインバータの出力
に接続した第１のＮチャネルトランジスタと、この第１
のＮチャネルトランジスタのソースにドレインを接続し
ゲートを前記第２のインバータの出力に接続した第２の
Ｎチャネルトランジスタと、この第２のＮチャネルトラ
ンジスタのソースに一端が接続されその他端が接地され
たトランスファゲートとを有し、このトランスファゲー
トのＰチャネルトランジスタのゲートを前記第２のイン
バータの出力に接続することができる。Further, in the present invention, a transfer gate is inserted between a source electrode of a row data side transistor of a circuit in which N-channel transistors are vertically stacked and a ground as an output transistor, and a P-channel of the transfer gate is provided. The power supply of the third inverter driving the transistor may be connected to an external power supply, and the output of the third inverter may be input and the power supply of the fourth inverter driving the N-channel transistor of the transfer gate may be connected to the internal power supply. A first inverter driven by an internal power supply and turned on when a high data input and a data read signal are input, and turned on when a low data input and the data read signal are input. A second inverter driven by a power supply, and an external power supply connected to the drain A first N-channel transistor connected to over bets on the output of the first inverter, the first
A second N-channel transistor having a drain connected to the source of the N-channel transistor and a gate connected to the output of the second inverter; one end connected to the source of the second N-channel transistor and the other end grounded And a gate of a P-channel transistor of the transfer gate can be connected to an output of the second inverter.

【００１５】本発明の構成によれば、外部およびそれに
より生成される内部の２系統の電源を持つＤＲＡＭ等の
出力回路において、電源投入時、外部電源と内部電源の
立ち上がり時間に差が生じることを利用して、出力トラ
ンジスタの活性化を制止し、貫通電流を防止しているの
で、電源投入時、インバータの出力はハイに傾き、前述
のＰチャネルトランジスタは活性化せず、出力トランジ
スタへ電源電位の供給が行われないので、その貫通電流
を防止できるという効果が得られる。According to the configuration of the present invention, when the power is turned on, there is a difference between the rise time of the external power supply and the rise time of the internal power supply in an output circuit such as a DRAM having two external power supplies generated by the external power supply and the internal power supply. , The activation of the output transistor is suppressed and the through current is prevented. Therefore, when the power is turned on, the output of the inverter is tilted high, and the P-channel transistor is not activated. Since the supply of the potential is not performed, the effect that the through current can be prevented is obtained.

【００１６】[0016]

【発明の実施の形態】図１は、本発明の第１の実施形態
を示す回路図である。この回路は、従来例の図５に対
し、インバータ１２の出力に、Ｐチャネルトランジスタ
１５とＮチャネルトランジスタ１６からなるインバータ
１４と、このインバータ１４の出力をゲートに接続しド
レインをＮチャネルトランジスタ（ＮＨ）１８のドレイ
ンと接続しソースに電源ＶＣＣ２が供給されるＰチャネ
ルトランジスタ（ＰＨ）１７とが設けられている。なお
内部電源ＶＣＣ１は従来例と同様に外部電源ＶＣＣ２に
より生成される。２入力ＮＡＮＤ１０，１１、インバー
タ１２，１３には内部電源ＶＣＣ１が、インバータ１
４，出力Ｐチャネルトランジスタ１７には外部電源ＶＣ
Ｃ２が供給される。なお、Ｐチャネルトランジスタ１７
はしきい値電圧ＶTPHを、Ｎチャネルトランジスタ１
８，１９はしきい値電圧ＶTNH ，ＶTNL をそれぞれも
つとする。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. This circuit differs from the conventional example in FIG. 5 in that an inverter 12 including a P-channel transistor 15 and an N-channel transistor 16 is connected to the output of the inverter 12, an output of the inverter 14 is connected to a gate, and a drain is connected to an N-channel transistor (NH A) a P-channel transistor (PH) 17 connected to the drain of 18) and supplied with the power VCC2 at the source. The internal power supply VCC1 is generated by the external power supply VCC2 as in the conventional example. The internal power supply VCC1 is connected to the two-input NANDs 10 and 11, and the inverters 12 and 13,
4, the output P-channel transistor 17 has an external power supply VC.
C2 is supplied. The P-channel transistor 17
Is the threshold voltage VTPH and the N-channel transistor 1
8 and 19 have threshold voltages VTNH and VTNL, respectively.

【００１７】すなわち、この回路は、２入力ＮＡＮＤ１
０，１１、インバータ１２〜１４、Ｐチャネルトランジ
スタ（ＰＨ）１７、Ｎチャネルトランジスタ（ＮＨ）１
８、Ｎチャネルトランジスタ（ＮＬ）１９から構成され
る。まず、入力信号ＤＡＴＡＨ，ＤＡＴＡＬとの論理積
を２入力ＮＡＮＤ１０，１１でとり、これらの出力をイ
ンバータ１２，１３でそれぞれ反転し、インバータ１２
の出力はインバータ１４を介してＰチャネルトランジス
タ（ＰＨ）１７のゲートおよびインバータ１３の出力は
Ｎチャネルトランジスタ（ＮＬ）１９のゲートに供給さ
れ、Ｎチャネルトランジスタ（ＮＨ）１８のゲートには
入力信号ＤＡＴＡＨが入力電圧として供給される。これ
らＮチャネルトランジスタ１８，１９の出力端から出力
端子Ｉ／Ｏに出力される。That is, this circuit has a two-input NAND1
0, 11, inverters 12 to 14, P-channel transistor (PH) 17, N-channel transistor (NH) 1
8, an N-channel transistor (NL) 19. First, the logical product of the input signals DATAH and DATAL is obtained by two-input NANDs 10 and 11, and their outputs are inverted by inverters 12 and 13, respectively.
Is supplied via an inverter 14 to the gate of a P-channel transistor (PH) 17 and the output of the inverter 13 to the gate of an N-channel transistor (NL) 19, and the input signal DATAH is supplied to the gate of an N-channel transistor (NH) 18. Is supplied as an input voltage. The output terminals of these N-channel transistors 18 and 19 are output to an output terminal I / O.

【００１８】この回路では、データの 出力端子Ｉ／Ｏ
に対し、制御する入力信号として以下の３つの信号ＤＡ
ＴＡＨ，ＤＡＴＡＬ，ＯＥがある。信号ＤＡＴＡＨは、
ハイデータを読み出す際ハイとなる信号で、端子Ｉ／Ｏ
への電圧ＶＣＣレベル伝播のため、ＶＣＣ＋ＶTNH 以
上の電位に昇圧しており、信号ＤＡＴＡＬは、ロウデー
タを読み出す際ハイとなる信号で、信号ＯＥはこれらの
データを読み出す際ハイとなる信号である。In this circuit, a data output terminal I / O
, The following three signals DA as input signals to be controlled
There are TAH, DATAL, and OE. The signal DATAH is
A signal that goes high when reading high data.
The signal DATAL is a signal that goes high when reading low data, and the signal OE is a signal that goes high when reading these data in order to propagate the voltage VCC level to the memory cell.

【００１９】信号ＤＡＴＡＨと信号ＯＥのＡＮＤ出力
（内部電源を使用）は、インバータＩ４（外部電源を使
用）を経由してＰチャネルトランジスタ１７（外部電源
を使用）のゲートに入力されている。さらに信号ＤＡＴ
ＡＨは、Ｎチャネルトランジスタ１８（ソースはＰＨの
ドレインに接続）のゲートに入力されている。信号ＤＡ
ＴＡＬと信号ＯＥとのＡＮＤ出力（内部電源を使用）
は、もう一方の縦積みのＮチャネルトランジスタ１９の
ゲートに入力されている。なおＮチャネルトランジスタ
（ＮＨ，ＮＬ）１８，１９のドレインは共通に接続され
て出力端子Ｉ／Ｏに接続されている。The AND outputs (using an internal power supply) of the signal DATAH and the signal OE are input to the gate of a P-channel transistor 17 (using an external power supply) via an inverter I4 (using an external power supply). Further, the signal DAT
AH is input to the gate of the N-channel transistor 18 (the source is connected to the drain of PH). Signal DA
AND output of TAL and signal OE (using internal power supply)
Is input to the gate of the other vertically stacked N-channel transistor 19. The drains of the N-channel transistors (NH, NL) 18 and 19 are commonly connected and connected to an output terminal I / O.

【００２０】この実施形態の動作について図２により説
明する。タイミング図の図２（ａ）に示すように、外部
電源が立ち上がり、しばらくして内部電源が立ち上がる
（例えば１μＳの時間差）。Ｐチャネルトランジスタ１
７の前段にあるインバータ１４のソースは外部電源、ゲ
ートは内部電源ＶＣＣ１で起動するため、Ｐチャネルト
ランジスタ１７のゲート電位は外部電源ＶＣＣ２の位相
に追従する。ここでＰチャネルトランジスタ１７の｜Ｖ
Ｔ｜をより高く、かつ、前段のインバータ１４のＰチャ
ネルトランジスタの｜ＶＴ｜をより低く設定し、その追
従性を良くしておく。これらにより、Ｐチャネルトラン
ジスタ１７（ＰＨ）のゲート電位は、図２（ｂ）に示す
ように、Ｐチャネルトランジスタ１７が活性化するため
の条件、そのゲート電位と外部電源との差でＶＴＰＨ
以上得ることが、さらに困難となるので、実際にも、図
２（ｃ）に示すように、貫通電流が発生することはな
い。The operation of this embodiment will be described with reference to FIG. As shown in FIG. 2A of the timing chart, the external power supply rises, and after a while, the internal power supply rises (for example, a time difference of 1 μS). P-channel transistor 1
7, the source of the inverter 14 is activated by the external power supply and the gate is activated by the internal power supply VCC1, so that the gate potential of the P-channel transistor 17 follows the phase of the external power supply VCC2. Here, | V of P-channel transistor 17
T | is set higher and | VT | of the P-channel transistor of the inverter 14 in the preceding stage is set lower to improve the followability. As a result, the gate potential of the P-channel transistor 17 (PH) is, as shown in FIG. 2B, the condition for activating the P-channel transistor 17 and the difference between the gate potential and the external power supply, which is VTPH.
Since it is more difficult to obtain the above, a through current does not actually occur as shown in FIG.

【００２１】図３は本発明の他の実施形態の回路図であ
る。この回路は、電源投入時、貫通電流を元からカット
するという、基本的な考えは図１と同じである。図１の
実施形態が電源からのパスをカットしていたのに対し、
この回路は、グランドへ抜けるパスをカットするトラン
ジスタを、トランスファゲート２３としてＰチャネルト
ランジスタ（ＴＲＬ）２４、Ｎチャネルトランジスタ２
５を付けたものである。このトランスファゲート２３と
Ｐチャネルトランジスタ２４のしきい値はＶＴＰ、Ｎチ
ャネルトランジスタ１８のしきい値はＶTNH 、Ｎチャ
ネルトランジスタ１９のしきい値はＶTNL とすると、
Ｎチャネルトランジスタ１８はハイデータ読み出しの
際、節点ＣにはＶＣＣ＋ＶTNL以上の電位が供給されで
活性化する。なお、各信号ＯＥ，ＤＡＴＡＨ，ＤＡＴＡ
Ｌも図１と同様とする。FIG. 3 is a circuit diagram of another embodiment of the present invention. This circuit has the same basic idea as that of FIG. 1 that cuts through current from the beginning when the power is turned on. While the embodiment of FIG. 1 cuts the path from the power supply,
This circuit uses a P-channel transistor (TRL) 24 and an N-channel transistor 2 as a transfer gate 23 to cut a path leading to the ground.
5 is attached. Assuming that the threshold value of the transfer gate 23 and the P-channel transistor 24 is VTP, the threshold value of the N-channel transistor 18 is VTNH, and the threshold value of the N-channel transistor 19 is VTNL.
When reading high data, the N-channel transistor 18 is activated by being supplied with a potential equal to or higher than VCC + VTNL to the node C. The signals OE, DATAH, DATA
L is the same as in FIG.

【００２２】図１と同じように、トランスファゲート
（ＴＲＬ）２３のＰチャネルトランジスタ２４のゲート
電位は、外部電源ＶＣＣ２の位相に追従する。また２入
力ＮＡＮＤ回路１０，１１、インバータ１２，１３，２
７は内部電源ＶＣＣ１で動作し、インバータ２０は外部
電源ＶＣＣ２で動作する。As in FIG. 1, the gate potential of the P-channel transistor 24 of the transfer gate (TRL) 23 follows the phase of the external power supply VCC2. Also, two-input NAND circuits 10 and 11, inverters 12, 13, and 2
7 operates on the internal power supply VCC1, and the inverter 20 operates on the external power supply VCC2.

【００２３】しかしながら、トランスファゲート２３の
Ｐチャネルトランジスタ２４のドレインに供給される電
位は最大でもＶＣＣ２−ＶTNL であるから、図１の回
路に比べてＰチャネルトランジスタ２４が活性化するの
は困難である。トランスファゲート２３のＮチャネルト
ランジスタ２５は、前段のインバータ２６の電源に内部
電源を使用しているため、その電源遅延分、インバータ
２６の活性化が遅れる。その遅延の間にインバータ２０
のハイ出力がインバータ２６のゲートに印加されるの
で、結局ＯＮすることはない。外部〜内部電源の立上り
時間にあまり差がない場合を考慮し、インバータ２７の
Ｎチャネルトランジスタのしきい値を低く設定する。こ
れにより最短でトランスファゲート２３のＮチャネルト
ランジスタ２５を非活性にできる。However, since the potential supplied to the drain of the P-channel transistor 24 of the transfer gate 23 is at most VCC2-VTNL, it is difficult to activate the P-channel transistor 24 as compared with the circuit of FIG. . Since the N-channel transistor 25 of the transfer gate 23 uses the internal power supply for the power supply of the inverter 26 in the preceding stage, the activation of the inverter 26 is delayed by the power supply delay. During that delay inverter 20
Is applied to the gate of the inverter 26, and therefore does not turn ON after all. Considering the case where there is not much difference between the rise times of the external and internal power supplies, the threshold value of the N-channel transistor of the inverter 27 is set low. Thereby, the N-channel transistor 25 of the transfer gate 23 can be deactivated at the shortest.

【００２４】図４は図３の動作を説明するタイミング図
である。まず、図２と同様に、図４（ａ）に示すよう
に、外部電源ＶＣＣ２が立ち上がり、しばらくして内部
電源ＶＣＣ１が立ち上がる。Ｐチャネルトランジスタ２
４の前段にあるインバータ２０のＰチャネルトランジス
タ２１のソースは外部電源ＶＣＣ２、ゲートは内部電源
ＶＣＣ１で起動するため、Ｐチャネルトランジスタ２４
のゲート電位は外部電源ＶＣＣ２の位相に追従する。こ
こでＰチャネルトランジスタ２４の｜ＶＴ｜をより高
く、かつ、前段のインバータ２０のＰチャネルトランジ
スタ２１の｜ＶＴ｜をより低く設定し、その追従性を良
くしておく。FIG. 4 is a timing chart for explaining the operation of FIG. First, similarly to FIG. 2, as shown in FIG. 4A, the external power supply VCC2 rises, and after a while, the internal power supply VCC1 rises. P-channel transistor 2
4, the source of the P-channel transistor 21 of the inverter 20 in the preceding stage is activated by the external power supply VCC2 and the gate is activated by the internal power supply VCC1, so that the P-channel transistor 24
The gate potential follows the phase of the external power supply VCC2. Here, | VT | of the P-channel transistor 24 is set higher and | VT | of the P-channel transistor 21 of the inverter 20 in the preceding stage is set lower to improve the follow-up performance.

【００２５】これらにより、Ｐチャネルトランジスタ２
４のゲート電位は、図４（ｂ）に示すように、Ｐチャネ
ルトランジスタ２４が活性化するための条件、そのゲー
ト電位と外部電源との差でＶＴＰＨ 以上得ることが、
さらに困難となるので、実際にも、図４（ｃ）に示すよ
うに、貫通電流が発生することはない。Thus, the P-channel transistor 2
As shown in FIG. 4B, the gate potential of No. 4 can be obtained by a condition for activating the P-channel transistor 24 and VTPH or more by the difference between the gate potential and the external power supply.
Since it becomes more difficult, no through current is actually generated as shown in FIG.

【００２６】[0026]

【発明の効果】以上説明したように、本発明によれば、
外部電源で駆動されるＰチャネルトランジスタＰＨを出
力トランジスタ回路に追加することで、電源投入時の貫
通電流を確実に防止することができるという効果があ
る。As described above, according to the present invention,
By adding a P-channel transistor PH driven by an external power supply to the output transistor circuit, there is an effect that a through current at power-on can be reliably prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態の構成を示す回路図。FIG. 1 is a circuit diagram showing a configuration of a first embodiment of the present invention.

【図２】図１の電源投入時の動作を説明する波形図。FIG. 2 is a waveform chart for explaining the operation at the time of turning on the power of FIG.

【図３】本発明の第２の実施形態の構成を示す回路図。FIG. 3 is a circuit diagram showing a configuration of a second embodiment of the present invention.

【図４】図３の電源投入時の動作を説明する波形図。FIG. 4 is a waveform chart for explaining the operation at the time of turning on the power of FIG. 3;

【図５】第１の従来例の貫通電流防止回路を示す回路
図。FIG. 5 is a circuit diagram showing a through current prevention circuit according to a first conventional example.

【図６】図５の電源投入時の動作を説明する波形図。FIG. 6 is a waveform chart for explaining the operation when the power is turned on in FIG. 5;

【図７】第２の従来例の貫通電流防止回路を示す回路
図。FIG. 7 is a circuit diagram showing a through current prevention circuit according to a second conventional example.

【図８】第２の従来例の貫通電流防止回路を示す回路
図。FIG. 8 is a circuit diagram showing a through current prevention circuit according to a second conventional example.

【符号の説明】[Explanation of symbols]

１０，１１ ２入力ＮＡＮＤ回路 １２〜１４，２０，２６，２７，３３，３４ インバ
ータ １５，１７、２１ Ｐチャネルトランジスタ １６，１８，１９、２２，２５，３８，３９ Ｎチャ
ネルトランジスタ ２３，３１，３２ トランスファゲート（ＴＲＬ） ３５ 出力トライバ ３６ ＤＲＡＭ主要回路 ３７ データアウトバッファ回路10, 11 Two-input NAND circuit 12 to 14, 20, 26, 27, 33, 34 Inverter 15, 17, 21 P-channel transistor 16, 18, 19, 22, 25, 38, 39 N-channel transistor 23, 31, 32 Transfer gate (TRL) 35 Output driver 36 DRAM main circuit 37 Data out buffer circuit

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 外部電源およびそれにより生成される内
部電源の２系統の電源を持つ出力回路における出力トラ
ンジスタの貫通電流防止回路において、前記電源投入時
に、前記外部電源と前記内部電源の立ち上がり時間に差
が生じることを利用して、前記出力トランジスタの活性
化を抑制することにより、前記出力トランジスタの貫通
電流を防止するようにしたことを特徴とする出力トラン
ジスタの貫通電流防止回路。1. A circuit for preventing a through current of an output transistor in an output circuit having two power supplies of an external power supply and an internal power supply generated by the external power supply, wherein the external power supply and the internal power supply have a rising time when the power supply is turned on. A through current prevention circuit for an output transistor, wherein the through current of the output transistor is prevented by suppressing the activation of the output transistor by utilizing the difference. 【請求項２】 出力トランジスタとして、Ｎチャネルト
ランジスタを縦積みにした回路のハイデータ側トランジ
スタのドレイン電極と外部電源との間に、Ｐチャネルト
ランジスタを挿入し、このＰチャネルトランジスタのゲ
ートをドライブするインバータの電源を外部電源に、そ
の前段の回路の電源を内部電源に接続した請求項１記載
の出力トランジスタの貫通電流防止回路。2. A P-channel transistor is inserted as an output transistor between a drain electrode of a high-data-side transistor of a circuit in which N-channel transistors are vertically stacked and an external power supply, and a gate of the P-channel transistor is driven. 2. The circuit for preventing a through current of an output transistor according to claim 1, wherein a power supply of the inverter is connected to an external power supply, and a power supply of a preceding circuit is connected to an internal power supply. 【請求項３】 ハイデータ側入力とデータ読出し信号と
が入力された時オンとなり内部電源で駆動される第１の
インバータと、ロウデータ側入力と前記データ読出し信
号とが入力された時オンとなり前記内部電源で駆動され
る第２のインバータと、前記第１のインバータに出力を
ゲートに接続しソースを外部電源に接続したＰチャネル
トランジスタと、このＰチャネルトランジスタのドレイ
ンとドレインを接続しゲートを前記ハイデータ入力に接
続した第１のＮチャネルトランジスタと、この第１のＮ
チャネルトランジスタのソースにドレインを接続しゲー
トを前記第２のインバータの出力に接続しソースを接地
した第２のＮチャネルトランジスタとからなる請求項２
記載の出力トランジスタの貫通電流防止回路。3. A first inverter which is turned on when a high data side input and a data read signal are inputted, and is turned on when a low data side input and said data read signal are inputted by a first inverter driven by an internal power supply. A second inverter driven by the internal power supply, a P-channel transistor having an output connected to the gate to the first inverter, and a source connected to the external power supply; a drain connected to the drain of the P-channel transistor; A first N-channel transistor connected to the high data input;
3. A second N-channel transistor having a drain connected to the source of the channel transistor, a gate connected to the output of the second inverter, and a source grounded.
24. A through current prevention circuit for an output transistor according to any one of the preceding claims. 【請求項４】 出力トランジスタとして、Ｎチャネル
トランジスタを縦積みにした回路のロウデータ側トラン
ジスタのソース電極と接地との間に、トランシファゲー
トを挿入し、このトランスファゲートのＰチャネルトラ
ンジスタを駆動する第３のインバータの電源を外部電源
に、この第３のインバータの出力を入力し前記トランス
ファゲートのＮチャネルトランジスタを駆動する第４の
インバータの電源を内部電源にそれぞれ接続した請求項
１記載の出力トランジスタの貫通電流防止回路。4. A transfer gate is inserted between a source electrode of a row data side transistor of a circuit in which N-channel transistors are vertically stacked and a ground as an output transistor, and a P-channel transistor of the transfer gate is driven. 2. The output according to claim 1, wherein a power supply of the third inverter is connected to an external power supply, and an output of the third inverter is input and a power supply of a fourth inverter driving the N-channel transistor of the transfer gate is connected to an internal power supply. Transistor through current prevention circuit. 【請求項５】 ハイデータ側入力とデータ読出し信号と
が入力された時オンとなり内部電源で駆動される第１の
インバータと、ロウデータ側入力と前記データ読出し信
号とが入力された時オンとなり前記内部電源で駆動され
る第２のインバータと、外部電源がドレインと接続され
ゲートを前記第１のインバータの出力に接続した第１の
Ｎチャネルトランジスタと、この第１のＮチャネルトラ
ンジスタのソースにドレインを接続しゲートを前記第２
のインバータの出力に接続した第２のＮチャネルトラン
ジスタと、この第２のＮチャネルトランジスタのソース
に一端が接続されその他端が接地されたトランスファゲ
ートとを有し、このトランスファゲートのＰチャネルト
ランジスタのゲートを前記第２のインバータの出力に接
続した請求項４記載の出力トランジスタの貫通電流防止
回路。5. A first inverter which is turned on when a high data side input and a data read signal are input, and is turned on when a low data side input and said data read signal are input, and a first inverter driven by an internal power supply. A second inverter driven by the internal power supply, a first N-channel transistor having an external power supply connected to the drain and a gate connected to the output of the first inverter, and a source connected to the first N-channel transistor. Connect the drain and the gate to the second
A second N-channel transistor connected to the output of the inverter and a transfer gate having one end connected to the source of the second N-channel transistor and the other end grounded. 5. The circuit according to claim 4, wherein a gate is connected to an output of said second inverter. 【請求項６】 出力回路がＤＲＡＭである請求項１乃至
５のうちの１つに記載の出力トランジスタの貫通電流防
止回路。6. The circuit for preventing a through current of an output transistor according to claim 1, wherein the output circuit is a DRAM.