JPS60198735A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60198735A
JPS60198735A JP59055441A JP5544184A JPS60198735A JP S60198735 A JPS60198735 A JP S60198735A JP 59055441 A JP59055441 A JP 59055441A JP 5544184 A JP5544184 A JP 5544184A JP S60198735 A JPS60198735 A JP S60198735A
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JP
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substrate
semiconductor substrate
epitaxial layer
semiconductor device
heat treatment
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Toshihiro Kuriyama
俊寛 栗山
Shigenori Matsumoto
松本 茂則
Yoshimitsu Hiroshima
広島 義光
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Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本品明け、半導体装置の製造方法に関し、特にウェルを
有する半導体装置の製造方法に関する。
従来例の構成とその問題点 近年、エピタキシャルウェーハは、0MO3のラノチア
ッグ対策として、また特性および歩留逆向上を目的とし
て、D−RAMやCOD等に用いられている。これまで
主に、エピタキシャルウェーハの基板がエピタキシャル
層へ及ぼす影響として考慮されていたのは、エピタキシ
ャル成長時における基板不純物によるオートドープや、
製造プロセス中の熱処理により基板不純物がエピタキシ
ャル層へ拡散することによシ生じる実効的エピタキシャ
ル層の減少等、基板不純物に関するものであった。
ところが、0MO8等のウェルを有する半導体装置にお
いては、ウェルを形成する工程におけるドライブインと
いう高温プロセス(1160℃以上、数時間〜十数時間
)が原因となって、エピタキシャル層の表明近傍に欠陥
が発生することがある。
ここで、この欠陥は、半導基板に含まれている過飽和の
酸素原子が、ウェル形成時のドライブインにより、本来
は酸素濃度の低いエピタキシャル層の表面まで拡散し、
そこで析出したものである。
この欠陥はリーク電流増り口の原因となシ、歩留りを下
げる要因の1つとなる。
発明の目的 本発明は、上記欠点を解消するためになされたもので、
半導体装置、特にエビタキシャルウエーハを用いたウェ
ルを有する半導体装置において、リーク電流を低減させ
る半導体装置の製造方法を提供するものである。
発明の構成 本発明は、基板上にエピタキシャル層を成長させた後、
600〜800ICで数十時間、1000’C程度で数
時間程度の熱処理を行う工程を含む半導体装置の製造方
法である。
実施例の説明 以下本発明の一実施例に?いて、図面を参照しながら説
明する。
図は本発明によシ形成された半導体装置の構造断面図で
ある。
半導体基板1上に、前記半導体基板と同一導電型のエピ
タキシャル層2を10〜20μm 成長すせる。そして
700”C,30時間の熱処理と、1000”C,6時
間の熱処理を施すことによシ、欠陥3を形成させる。そ
の後選択的に半導体基板1の導電型と反対の導電型のイ
オンを注入し、1200’C,6時間のドライブインを
行ないウェル4を形成する。
このように、低温と中温の熱処理を施せば、半導体基板
1内′にのみ酸素を析出させた欠陥3が形成される。こ
れによシ、基板1の酸素濃度は低下し、ドライブインに
よる酸素の表面拡散を減少させることができる。その結
果、エピタキシャル層2の酸素濃度は、欠陥発生臨界値
以上にはならず、エピタキシャル層2は、抵抗率変化の
少ない、無欠陥領域として保持される。また、従来は無
欠陥領域の幅を、薄く精度良く形成することは困難であ
ったが、本発明の方法によると、かなり精度よく形成す
ることができる。これによシ、擬似信号対策およびゲッ
タリング効果がよシ有効に行なえるようになる。
発明の効果 以上述べたように、本発明による半導体装置の製造方法
は、ウェルを有する半導体装置に適用すれば、表面欠陥
の発生を防止することによシ、リーク電流を減少させる
ことができ、その実用的効果は大なるものがある。
【図面の簡単な説明】
図は、本発明によシ形成された半導体装置の断面図であ
る。 1・・・・・・半導体基板、2・・・・・・エピタキシ
ャル層、3・・・・・・酸素析出による欠陥、4・・・
・・・ウェル。

Claims (1)

    【特許請求の範囲】
  1. CZ法による半導体基板上にエピタキシャル層を成長さ
    せた後、前記半導体基板を数十時間程度の600〜B 
    o o ’c熱処理を行う工程と、数時間程度の100
    0’C程度の処理を行う工程とを含むことを特徴とする
    半導体装置の製造方法。
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