JPH01312840A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法、特に半導体装置の製造工程の熱
処理方法に関し、 シリコンウェハの酸素濃度に関係することなく、同一熱
処理条件により、半導体デバイス製造工程における熱処
理を兼ねて、酸素析出の制御をすることを目的とし、 シリコン半導体基板を用いる半導体装置の製造工程の熱
処理方法であって、 前記半導体装置の製造工程の初期段階において、９５０
℃以上かつ１０分以上で、前記基板の熱処理をし、 以後の製造工程における９５０℃以上の熱処理を要する
工程において、５００℃乃至９００″Ｃの低温域から９
５０℃乃至１３００℃の高温域への昇温速度を１４”Ｃ
／ｗｉｎ以下で、前記基板の熱処理をすることを含み構
成し、 エピタキシャルシリコン層を有するシリコン半導体基板
を用いる半導体装置の製造工程の熱処理方法であって、 ９５０℃以上の熱処理を要する工程において、ｓｏｏ　
’ｃ乃至９００℃の低温域から９５０“Ｃ乃至１３００
“Ｃの高温域への昇温速度を１４°（／ｌ１ｉｎ以下で
、前記基板の熱処理をすることを含み構成する。

〔産業上の利用分野］ 本発明は、半導体装置の製造方法に関するものであり、
更に詳しく言えば半導体装置の製造工程の熱処理方法に
関するものである。

近年の半導体装置は、高集積度化、微細化、さらにはシ
リコンウェハの大口径化の方向にあり、半導体装置の製
造は、基板となるウェハの特性、例えば酸素析出等を、
より再現良く制御されるものが要求されている。

これは、一般にシリコンウェハがＣＺ法（Ｃｚｏｃｈｒ
ａｌｓｋｉ法）によって引上げられたシリコン単結晶に
より制作されることから、結晶引上げ時にルツボから溶
は込む酸素が存在しているためである。

この酸素は、利用の仕方によっては有益であったり、又
有害となったりする。従ってこの酸素が有効と働くよう
にそれを制御する必要がある。

また、シリコンウェハは、大口径化する方向にあり、こ
の酸素の制御をするためのウェハの熱処理によってスリ
ップライン等の結晶欠陥の発生も生じやすくなる。従っ
てかかる熱処理は、これらの結晶欠陥の発生を防１トす
るような条件によって制御をする必要がある。

〔従来の技術］ 第５図は従来例に係る半導体装置の製造方法を説明する
図であり、シリコンウェハの熱処理工程図を示している
。

同図（ａ）に示すように、初めにＮ２雰囲気中において
シリコンウェハＩに１１００℃、２０時間程度の熱処理
を施す。

通常のＣＺ法によるシリコンウェハｌでは、その内部に
０．５〜２．ＯＸＩＯ”Ｃ１１−’　（ＡＳＴＭ規格、
以下同様とする）程度の密度で酸素２が含有されており
、そのメカニズム自体は未だ公となっていはいないもの
のこの酸素濃度が結晶欠陥形成の重要な要素となってい
ることが知られている。

ここで、１０００℃以上の熱処理を施すことにより表面
近傍に於ける酸素２は、矢印にて模式的に示すように外
部へアウトデイフュージョンされる。

同時にウェハｌ内部においてはウェハ形成状態（ａｓ−
ｇｒｏｗｎ状態）で存在していた欠陥核が消滅若しくは
固溶する。又、ここで後述する通常のＩＧ法に於いては
長時間の高温処理によりウェハ表面が荒れることを防止
するため、あらかじめＳｉｎ、等の保護膜を被覆せしめ
ている。

次いで同図（ｂ）に示すように同じＮ２雰囲気中におい
て７００〜８００℃の温度による熱処理を４０時間程度
施す、いわゆる低温アニールによる高密度の欠陥核４の
形成するプロセスである。

なお、同図（ａ）のプロセスで、ウェハ１表面近傍の酸
素２については外部へアウトデイフュージョンされてい
るものの内部には酸素濃度が未だ高い状態にある。ここ
へ７００〜８００“Ｃの熱処理を加えることにより該酸
素２を集中させ欠陥核４を構成する。

即ち、このプロセスに於いて高密度の欠陥核４をウェハ
ｌ内部にある程度増大させる。しかし、ウェハ１表面近
傍においては同図（ａ）の高温アニールにより十分に酸
素４度を低め、且つ欠陥核４を消滅若しくは固溶させて
いるため高密度の欠陥核４が形成されることはない。

その後、同図（ｃ）に示すようにＮ２雰囲気中で１０５
０″Ｃ程度の熱処理を約２０時間施し無欠陥線域（ＤＺ
）３を形成する。

なお、半導体装置製造のプロセスにおいて、９５０℃以
上の高温による熱処理を要するものが存在する。例えば
、選択酸化、不純物拡散等である。

これら熱処理においては、例えば通常の半導体デバイス
の形成基板であるシリコンウェハ１に対し悪影響を及ぼ
す。

第１に長時間の高温加熱は、基板に反り、もしくはひず
み等を生じさせ微細加工には欠かすことのできない正確
なマスク合わせを困難にしている。

第２に、現在ＣＺ法で造られたシリコンウェハｌ中に含
まれる酸素２を利用して、該シリコンウェハｌ内部に結
晶欠陥４を形成し、該欠陥４に素子動作に係る領域に存
在する不純物をゲッタリングさせるインドリンミンク・
ゲッタリング法（以下ＩＣ法と称す）が（１案されてい
る。かかる【Ｇ法においては、半導体装置製造の前処理
工程として、シリコンウェハｌの内部のみに結晶欠陥を
形成して素子動作に係る領域はＤｅｎｕｄｅｄ　Ｚｏｎ
ｅ　（以下ＤＺと称す）３として、欠陥核４を消滅させ
る、及び酸素２をアウトデイフュージョンせしめるもの
である。また、該ＤＺの幅としては素子動作領域に欠陥
が現れない限りにおいて薄い方が良好なＩＣ効果を得る
ことが可能である。しかしながら、通常の半導体装置製
造のプロセスにおいては、前記結晶欠陥形成の前処理工
程の後も、数々の高温処理を行わなくてはならない。こ
の一連の熱処理工程において、最初に形成されたシリコ
ンウェハｌのｆ）ｅｎｕｄｅｄ　Ｚｏｎｅ３及び内部の
結晶欠陥は大きな影響を受ける。即ち、基板内部に形成
された欠陥並びに欠陥核４が前記半導体装置製造の高温
処理で、消滅もしくは固溶してＤＺ３からのゲッタリン
グ効果を弱める。または該再固溶した酸素２がＤＺ３に
溶は込み、素子の動作に悪影響を及ぼすものである。か
かる熱処理による欠陥の消滅等により素子動作領域の清
浄化のために形成した結晶欠陥並びにＤＺ３がその形成
の意味を失うものである。

このため、半導体製造工程の９５０℃以上の熱処理を必
要とする工程において、スリップラインの発生及びシリ
コンウェハｌの反りを防止するためには５００℃乃至９
００　℃の低温域から９５０℃以上の温度へ昇温速度１
４℃／ｓｉｇｎ以下で昇温する必要がある。

る。

さらに、酸素濃度に応じて昇温速度を制御ｎしないと、
半導体装置にとって有害となる現象が生ずる。

例えば昇温速度を１４℃／＋ｓｉｎ以上としてシリコン
ウェハｌの熱処理をすると、析出していた酸素２の固溶
、すなわちシリコン結晶格子間に酸素２が溶は込む現象
を生じ、内部ゲッタリング効果が薄くなる。また、昇温
速度を１４℃／ｗｉｎ以下にするとＭ素濃度を規定しな
いと表面近傍にも酸素２の析出が生じ有害となる。

従って、結晶内部の酸素析出を増長し、析出酸素の固溶
を防止するためには、昇温速度を１４”Ｃ／ｗｉｎ以下
、特に５“（：　／ｓｉｎ以下とし、昇温を遅くするこ
とにより効果的となる。しかし、酸素濃度を規定しなく
てはならないという問題がある。

（発明が解決しようとする課題） ところで従来例の半導体装置の製造方法によれば特許出
願公告昭和６２年第１１７８２号にあるような条件下で
熱処理を行っている。すなわち、半導体デバイスの９５
０℃以上の熱処理を要する工程において、ｓｏｏ　’ｃ
乃至９００℃の低温から９５０℃乃至１３００℃の高温
へ昇温及び高温から低温への降温を含む熱処理をする場
合、酸素濃度が１．５×ｔｏ”ｃｙｍ−’以上のシリコ
ンウェハｌに対して、昇温及び降温速度を５℃／ｓｉｎ
以上１４°（：／ｓｉｎ以下とし、酸素濃度が１．５　
ＸＩＯ”ｅｌｌ−３より小さいシリコンウェハｌに対し
、昇温及び降温速度を１４°（／ｗｉｎ以下としている
。

このため、次のような問題点がある。

■シリコンウェハ毎に酸素濃度を測定しなくてはならな
い。

■半導体デバイスの要求により、ＤＺ３では酸素析出、
すなわち欠陥核４を無くし、シリコンウェハｌ内にはゲ
ッタリング効果を良くするため欠陥核４を多く形成する
必要がある。

■酸素濃度によってシリコンウェハｌを分ける必要があ
るため半導体デバイスの選択酸化や不純物拡散等の熱処
理も、その同一酸素濃度を有する半導体デバイス毎に酸
素析出の制御をする熱処理をしなくてはならない。

本発明はかかる従来例の課題に鑑み創作されたものであ
り、シリコンウェハの酸素濃度に関係することなく、同
一熱処理条件により、半導体デバイス製造工程における
熱処理を兼ねて、酸素析出の制御することを可能とする
半導体装置の製造方法の堤供を目的とする。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法はその一実施例を第１〜
４図に示すように、第１の製造方法をシリコン半導体基
板を用いる半導体装置の製造工程の熱処理方法であって
、 前記半導体装置の製造工程の初期段階において、９５０
℃以上かつ１０分以上で、前記基板の熱処理をし、 以後の製造工程における９５０℃以上の熱処理を要する
工程において、５００℃乃至９００℃の低温域から９５
０℃乃至１３００℃の高温域への昇温速度を１４℃／ｗ
ｉｎ以下で、前記基板の熱処理をすることを特徴とし、
徴とし、 第２の製造方法をエビタキソヤルシリコン腎を有するシ
リコン半導体基板を用いる半導体装置の製造工程の熱処
理方法であって、 ９５０℃以上の熱処理を要する工程において、５００℃
乃至９００　℃の低温域から９５０℃乃至１３００℃の
高温域への昇温速度を１４″Ｃ／ｓｉｎ以下で、前記基
板の熱処理をすることを特徴とし、 第３の製造方法を５００℃乃至９００℃の低温域から９
５０℃乃至１３００℃の高温域への！Ｗ温速度が５℃／
ｓｉｎ以下であることを特徴とし、ト記目的を達成する
。

する。

〔作用〕

本発明の第１の製造方法によれば、半導体装置の製造工
程の初期段階においてシリコン半導体基板の９５０　℃
以上、１０分以上の熱処理をすることにより、該シリコ
ン半導体基板の表面領域の酸素を外方拡散して、酸素濃
度が極めて少ない無欠陥層を形成することができ、後の
１！！造工程における９５０　”Ｃ以上の熱処理を要す
る工程、例えばゲート酸化膜の製造工程において、その
熱処理を５００℃乃至９００℃の低温域から９５０　℃
乃至１３００℃の高温域への昇温速度を１４℃／＊ｉｒ
ｌ以下にすることにより、酸素析出を制御し、無欠陥層
を維持しながら該基板内部には欠陥核あるいは欠陥を多
く成長させること、及び無欠陥層上にゲート酸化膜を形
成することが可能となる。

また本発明の第２の製造方法によれば、シリコン半導体
基板上に素子形成領域となるエビタキソヤルシリコン層
を設けている。

このため、第１の製造方法に比べて、初期段階の９５０
　℃以上、１０分以上の熱処理工程を省略することがで
き、該半導体基板内の欠陥核を形成する熱処理を第１の
製造方法と同様にすることにより、例えばゲート酸化膜
の製造工程を兼ねて行なうことが可能となる。

さらに本発明の第３の製造方法によれば、第１゜２の製
造方法に係る５００　℃乃至９００℃の低温域から９５
０℃乃至１３００℃への昇温速度を５℃／ｗｉｎ以下と
している。

このため、無欠陥層の幅を狭く７又該基板内部の欠陥を
多く成長させることができるので、以後のレジスト膜の
剥離工程におけるコンタミ名−ンヨンや重金属等が該基
板に混入しても欠陥核あるいは欠陥によってそれを吸収
し、よりゲッタリング効果を良くすることが可能となる
。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第１〜４図は本発明の実施例に係る半導体装置の製造方
法を説明する図であり、第１図は本発明の第１の実施例
に係るシリコンウェハの熱処理方法を説明する図を示し
ている。

なお同図（ａ）は熱処理の温度θ〔゛Ｃ〕対時間Ｔ〔分
］の関係を示す特性図であり、同図（ｂ）は初期段階に
おいてシリコンウェハをＱ処［した状態図、同図（ｃ）
は後の製造工程において、ソリコンウェハを熱処理した
状態図をそれぞれ示している。

同図（ａ）において、縦軸は温度θ〔℃〕であり、シリ
コ〉・ウェハを熱処理する加熱温度である。

横軸は時間Ｔ（分）であり、シリコンウェハが熱処理に
曝される処理時間を示している。

またＡは初期段階の熱特性図であり、例えば半導体装置
の製造工程における半導体基板に不純物拡散領域や導電
領域などの素子を形成する前のシリコンウェハを熱処理
する熱特性図を示している。

なお、Ｂは後の製造工程の熱特性図であり、例えば９５
０　℃以上の熱処理を行なうＭＯＳ、ＦＥＴ（′：４界
効果型１〜ランジスタ）のゲート酸化膜の製造工程にお
ける酸化熱特性や不純物拡散領域の活性化工程における
活性化熱特性を示すものである。

なお、破線円に示すＣは５００　℃乃至９００℃の低温
域から９５０　℃乃至１３００℃の高温域ヘシリコンう
エバの昇温処理をする昇温特性において、その昇温速度
を１４℃／ｗｉｎ以下に規定する部分である。

同図（ｂ）において、初期段階Ａにおいて、例えば膜厚
５００〜６００　　（ｕ　ｍ　）程度のソリコンウェハ
１１を、乾燥窒素（Ｎ２）雰囲気中で加熱温度１１００
℃及び処理時間３０分〜１０時間程度、熱処理をする。

これにより、シリコンウェハＵの表面領域の酸素１２が
外方拡散Ｃアウト・デイヒユージョン）され、その表面
領域が深さｌＯ〜３０　（μｍ）程の無欠陥層（デイ・
ヌープイツトゾーン、ＤＺ）１３となる。

又この熱処理条件とＤＺ幅の関係は第４図に示される。

なお、シリコンウェハ１１内部ではゲッタリング効果に
寄与する欠陥核Ｉ４がわずかに成長し、酸素１２がシリ
コン結晶格子間をＵ！ｆＪ溶している。又この高温処理
によりウェハ表面が荒れることを防Ｉヒするため、あら
かじめＳｉＯ□等の保護膜を被覆せしめることもある。

次いで同図（ｂ）において、例えばＭＯＳＦＥＴのゲー
ト酸化膜として５ｉ０２膜１５を形成する場合、乾燥酸
素（島）雰囲気中で昇温速度を１４℃／１Ｉｉｎ以下に
規定し、例えば低温域７５０℃から高温域１０００゛Ｃ
について昇温速度３℃／ｓｉｎとするように熱処理装置
を調節し、昇温処理を行なう。次いで、加熱温度１００
０℃に到達した後、酸化温度１０００℃酸化雰囲気を維
持し、処理時間５分間、酸化処理をし、 膜厚３５０〜４００　　（人〕程度の５ｉＯ１膜Ｉ５を
無欠陥層１３上に形成する６ その後は、ｏｚＷ囲気から乾燥Ｎ７雰囲気に成長条件を
変えて、シリコンウェハ１１の降温処理を行なう。なお
降温速度は特に規定はないが１４℃／ｌｌｌ１ｎ以下が
望しく、例えば降温速度５℃／ｌ１ｉｎにて降温処理を
する。

これにより、シリコンウェハ１１の無欠陥層１３を維持
しながらその内部に欠陥核１４を多く成長することがで
きる。

これ等により酸素濃度を区分けすることなく、デイ・ヌ
ープイツトゾーンとゲッタリング効果を奏する結晶欠陥
とを半導体装置の製造工程において形成することが可能
となる。

第２図は本発明の第２の実施例に係るシリコンウェハの
熱処理方法を説明する図であり、同図（ａ）は第１の実
施例と同様に熱処理の温度対時間の関係を示す特性図、
同図（ｂ）はシリコンウェハ上にエピタキシャルシリコ
ン層を成長した状態図、同図（Ｃ）は後の製造工程にお
いて、シリコンウェハを熱処理した状態図をそれぞれ示
している。

なお、第１の実施例と異なるのは第２の実施例ではシリ
コンウェハ２１上にエピタキシャル５ｉｌｉ２３を形成
しているため、第１の実施例に係る初期段階の熱処理を
省略している。

従って同図（ａ）において、初期段階の熱特性図Ａは無
くなり、後の製造工程の熱特性図は第１の実施例の特性
図と同様となる。

また同図（ｂ）において、シリコンウェハ２１はＣＺ法
によりシリコン結晶内に混入した酸素２２がシリコン結
晶格子間に固溶した状態の上にＣＶＤ法による膜厚数〔
μｍ〕程度のエピタキシャル層が形成されている。

なお、同図（ｃ）において、第１の実施例と同様に熱処
理して、ＭＯＳＦＥＴのゲート酸化膜としてＳｉｎｇ膜
２５を成長する。これにより、エピタキシャルＳｉ層２
３は維持され、シリコンウェハ２１内には欠陥核２４を
多く形成することができる。

第３図は、本発明の各実施例に係る別の昇温速度を説明
する図である。

図において、Ｃ５は５００　℃乃至９００″Ｃの低温域
から９５０℃乃至１３００℃の高温域への昇温処理を昇
温速度５℃ノｗｉｎ以下に規定する部分である。

これは、特に半導体装置の素子形成領域となるデイ・ヌ
ープイツトゾーン（Ｄ　Ｚ）を薄く形成するとき、又は
基板内部の結晶欠陥を多く形成する熱処理として有効と
なる。

第４図は、本発明の実権例に係る０２幅と高温熱処理時
間の関係を説明する図である。

図において、縦軸はデイ・ヌープイツトゾーン幅〔μｍ
〕であり、横軸は高温熱処理時間［Ｈｏｕｒ］を示して
いる。なお、同図は、加熱条件として加熱温度を９５０
℃から５０℃置きに１２００℃にした場合のＤＺ幅対処
理時間の関係を示す特性曲線である。

る。

このようにして、第１の実施例によれば半導体Ｌｉｔの
初期段階において、シリコンウェハ１１の加熱温度１１
００℃、処理時間３０分〜１０時間程度の熱処理をする
ことにより、該シリコンウェハＩｆの表面領域の酸素１
２をアウト・デイヒユージョンして、酸素濃度の極めて
少ない無欠陥Ｎ（ＤＺ）１．３を形成することができ、
後の製造工程における９５０℃以上の熱処理を要する工
程、例えばＭＯＳ　Ｆ　ＥＴのゲート酸化膜の製造工程
において、その熱処理を加熱温度７５０℃の低温域から
１０００℃の高温域への昇温速度を３℃／ｗｉｎとする
ことにより酸素析出を制御し、ＤＺ１３を維持しながら
、該ウェハ内部には欠陥核又は欠陥１４を多く成長させ
ること、及びＤＺ１３上にＳｉＯ２膜１５膜形５するこ
とが可能となる。

また第２の実施例によれば、シリコンウェハ２１上にエ
ピタキシャル５ｉｉ１２３を設けている。

このため、第１の実施例に比べて初期段階の９５０“Ｃ
以上、１０分以上の熱処理工程を省略することができ、
該シリコンウェハ２１内の欠陥核２４を形成する熱処理
を第１の実施例と同様にすることにより、例えばゲート
酸化膜の製造工程を兼ねて行なうことが可能となる。

さらに、第３の実施例によれば、第１．２の実施例に係
る５００℃乃至９００℃の低温域から９５０℃乃至１３
００℃の昇温速度を５℃／ｓｉｎ以下としている。

このため、素子形成領域例えばＤＺ１３やエピタキシャ
ル５ｉｌｉ２３の深さ方向の距離を薄くすることができ
るので、以後のレジスト膜の剥離工程におけるコンタミ
ネーションや重金属等がシリコンうエバ１１や２１に混
入しても、欠陥核あるいは欠陥１４や２４によってそれ
等を吸収し、よりゲッタリング効果を良くすることが可
能となる。

〔発明の効果〕

以上説明したように本発明によれば、シリコン半導体基
板の酸素濃度に左右されることなく、同一熱処理条件に
より半導体デバイス製造工程における熱処理を兼ねて、
酸素析出の制御をすることが可能となる。

このため、熱処理工程の効率を向上させることが可能と
なる。

また、本発明によれば、シリコンウェハのスリップライ
ンの発生を防止すること、反りを発生を無くすこと、及
びよりイントリンシングゲンタリング効果の向上を図る
ことができる。これにより半導体素子の生産歩留りの向
上を図ること、及び高倍軽度の半導体装置を製造するこ
とが可能となる。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は、本発明の第１の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第２図（ａ）〜（Ｃ）は、本発明の第２の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第３図は、本発明の各実施例に係る別の昇温速度を説明
する図、 第４図は、本発明の実施例に係る０２幅と高温熱処理時
間の関係を説明する図、 第５図（ａ）〜（ｃ）は、従来例に係る半導体装置の製
造方法を説明する図である。 （符号の説明） １．１１．２１・・・シリコンウェハ（シリコン半１（
［牟反）、 ２．１２．２２・・・酸素、 ３．１３・・・無欠陥領域（デイ・ヌープインドゾーン
、ＤＺ） ２３・・・エピタキシャル５ｉｌｉ（エピタキシャルシ
リコン層） ４．１４．２４・・・欠陥核（結晶欠陥）、１５．２５
・・・５ｉＯ１膜（ゲート酸化膜）、Ａ・・・初期段階
の熱特性図、 Ｂ・・・後の製造工程の熱特性図、 Ｃ・・・昇温速度工４℃／ｗｉｎ以下に設定する部分、
Ｃ３・・・昇温速度５℃ノ＋ｍｉｎ以下に設定する部分
。

Claims (3)

【特許請求の範囲】
1. （１）シリコン半導体基板を用いる半導体装置の製造工
   程の熱処理方法であって、 前記半導体装置の製造工程の初期段階において、９５０
   ℃以上かつ１０分以上で、前記基板の熱処理をし、 以後の製造工程における９５０℃以上の熱処理を要する
   工程において、５００℃乃至９００℃の低温域から９５
   ０℃乃至１３００℃の高温域への昇温速度を１４℃／ｍ
   ｉｎ以下で、前記基板の熱処理をすることを特徴とする
   半導体装置の製造方法。
2. （２）エピタキシャルシリコン層を有するシリコン半導
   体基板を用いる半導体装置の製造工程の熱処理方法であ
   って、 ９５０℃以上の熱処理を要する工程において、５００℃
   乃至９００℃の低温域から９５０℃乃至１３００℃の高
   温域への昇温速度を１４℃／ｍｉｎ以下で、前記基板の
   熱処理をすることを特徴とする半導体装置の製造方法。
3. （３）５００℃乃至９００℃の低温域から９５０℃乃至
   １３００℃の高温域への昇温速度が５℃／ｍｉｎ以下で
   あることを特徴とする請求項１、２記載の半導体装置の
   製造方法。