JPH01312840A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01312840A JPH01312840A JP14324088A JP14324088A JPH01312840A JP H01312840 A JPH01312840 A JP H01312840A JP 14324088 A JP14324088 A JP 14324088A JP 14324088 A JP14324088 A JP 14324088A JP H01312840 A JPH01312840 A JP H01312840A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法、特に半導体装置の製造工程の熱
処理方法に関し、 シリコンウェハの酸素濃度に関係することなく、同一熱
処理条件により、半導体デバイス製造工程における熱処
理を兼ねて、酸素析出の制御をすることを目的とし、 シリコン半導体基板を用いる半導体装置の製造工程の熱
処理方法であって、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900″Cの低温域から9
50℃乃至1300℃の高温域への昇温速度を14”C
/win以下で、前記基板の熱処理をすることを含み構
成し、 エピタキシャルシリコン層を有するシリコン半導体基板
を用いる半導体装置の製造工程の熱処理方法であって、 950℃以上の熱処理を要する工程において、soo
’c乃至900℃の低温域から950“C乃至1300
“Cの高温域への昇温速度を14°(/l1in以下で
、前記基板の熱処理をすることを含み構成する。
処理方法に関し、 シリコンウェハの酸素濃度に関係することなく、同一熱
処理条件により、半導体デバイス製造工程における熱処
理を兼ねて、酸素析出の制御をすることを目的とし、 シリコン半導体基板を用いる半導体装置の製造工程の熱
処理方法であって、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900″Cの低温域から9
50℃乃至1300℃の高温域への昇温速度を14”C
/win以下で、前記基板の熱処理をすることを含み構
成し、 エピタキシャルシリコン層を有するシリコン半導体基板
を用いる半導体装置の製造工程の熱処理方法であって、 950℃以上の熱処理を要する工程において、soo
’c乃至900℃の低温域から950“C乃至1300
“Cの高温域への昇温速度を14°(/l1in以下で
、前記基板の熱処理をすることを含み構成する。
〔産業上の利用分野]
本発明は、半導体装置の製造方法に関するものであり、
更に詳しく言えば半導体装置の製造工程の熱処理方法に
関するものである。
更に詳しく言えば半導体装置の製造工程の熱処理方法に
関するものである。
近年の半導体装置は、高集積度化、微細化、さらにはシ
リコンウェハの大口径化の方向にあり、半導体装置の製
造は、基板となるウェハの特性、例えば酸素析出等を、
より再現良く制御されるものが要求されている。
リコンウェハの大口径化の方向にあり、半導体装置の製
造は、基板となるウェハの特性、例えば酸素析出等を、
より再現良く制御されるものが要求されている。
これは、一般にシリコンウェハがCZ法(Czochr
alski法)によって引上げられたシリコン単結晶に
より制作されることから、結晶引上げ時にルツボから溶
は込む酸素が存在しているためである。
alski法)によって引上げられたシリコン単結晶に
より制作されることから、結晶引上げ時にルツボから溶
は込む酸素が存在しているためである。
この酸素は、利用の仕方によっては有益であったり、又
有害となったりする。従ってこの酸素が有効と働くよう
にそれを制御する必要がある。
有害となったりする。従ってこの酸素が有効と働くよう
にそれを制御する必要がある。
また、シリコンウェハは、大口径化する方向にあり、こ
の酸素の制御をするためのウェハの熱処理によってスリ
ップライン等の結晶欠陥の発生も生じやすくなる。従っ
てかかる熱処理は、これらの結晶欠陥の発生を防1トす
るような条件によって制御をする必要がある。
の酸素の制御をするためのウェハの熱処理によってスリ
ップライン等の結晶欠陥の発生も生じやすくなる。従っ
てかかる熱処理は、これらの結晶欠陥の発生を防1トす
るような条件によって制御をする必要がある。
〔従来の技術]
第5図は従来例に係る半導体装置の製造方法を説明する
図であり、シリコンウェハの熱処理工程図を示している
。
図であり、シリコンウェハの熱処理工程図を示している
。
同図(a)に示すように、初めにN2雰囲気中において
シリコンウェハIに1100℃、20時間程度の熱処理
を施す。
シリコンウェハIに1100℃、20時間程度の熱処理
を施す。
通常のCZ法によるシリコンウェハlでは、その内部に
0.5〜2.OXIO”C11−’ (ASTM規格、
以下同様とする)程度の密度で酸素2が含有されており
、そのメカニズム自体は未だ公となっていはいないもの
のこの酸素濃度が結晶欠陥形成の重要な要素となってい
ることが知られている。
0.5〜2.OXIO”C11−’ (ASTM規格、
以下同様とする)程度の密度で酸素2が含有されており
、そのメカニズム自体は未だ公となっていはいないもの
のこの酸素濃度が結晶欠陥形成の重要な要素となってい
ることが知られている。
ここで、1000℃以上の熱処理を施すことにより表面
近傍に於ける酸素2は、矢印にて模式的に示すように外
部へアウトデイフュージョンされる。
近傍に於ける酸素2は、矢印にて模式的に示すように外
部へアウトデイフュージョンされる。
同時にウェハl内部においてはウェハ形成状態(as−
grown状態)で存在していた欠陥核が消滅若しくは
固溶する。又、ここで後述する通常のIG法に於いては
長時間の高温処理によりウェハ表面が荒れることを防止
するため、あらかじめSin、等の保護膜を被覆せしめ
ている。
grown状態)で存在していた欠陥核が消滅若しくは
固溶する。又、ここで後述する通常のIG法に於いては
長時間の高温処理によりウェハ表面が荒れることを防止
するため、あらかじめSin、等の保護膜を被覆せしめ
ている。
次いで同図(b)に示すように同じN2雰囲気中におい
て700〜800℃の温度による熱処理を40時間程度
施す、いわゆる低温アニールによる高密度の欠陥核4の
形成するプロセスである。
て700〜800℃の温度による熱処理を40時間程度
施す、いわゆる低温アニールによる高密度の欠陥核4の
形成するプロセスである。
なお、同図(a)のプロセスで、ウェハ1表面近傍の酸
素2については外部へアウトデイフュージョンされてい
るものの内部には酸素濃度が未だ高い状態にある。ここ
へ700〜800“Cの熱処理を加えることにより該酸
素2を集中させ欠陥核4を構成する。
素2については外部へアウトデイフュージョンされてい
るものの内部には酸素濃度が未だ高い状態にある。ここ
へ700〜800“Cの熱処理を加えることにより該酸
素2を集中させ欠陥核4を構成する。
即ち、このプロセスに於いて高密度の欠陥核4をウェハ
l内部にある程度増大させる。しかし、ウェハ1表面近
傍においては同図(a)の高温アニールにより十分に酸
素4度を低め、且つ欠陥核4を消滅若しくは固溶させて
いるため高密度の欠陥核4が形成されることはない。
l内部にある程度増大させる。しかし、ウェハ1表面近
傍においては同図(a)の高温アニールにより十分に酸
素4度を低め、且つ欠陥核4を消滅若しくは固溶させて
いるため高密度の欠陥核4が形成されることはない。
その後、同図(c)に示すようにN2雰囲気中で105
0″C程度の熱処理を約20時間施し無欠陥線域(DZ
)3を形成する。
0″C程度の熱処理を約20時間施し無欠陥線域(DZ
)3を形成する。
なお、半導体装置製造のプロセスにおいて、950℃以
上の高温による熱処理を要するものが存在する。例えば
、選択酸化、不純物拡散等である。
上の高温による熱処理を要するものが存在する。例えば
、選択酸化、不純物拡散等である。
これら熱処理においては、例えば通常の半導体デバイス
の形成基板であるシリコンウェハ1に対し悪影響を及ぼ
す。
の形成基板であるシリコンウェハ1に対し悪影響を及ぼ
す。
第1に長時間の高温加熱は、基板に反り、もしくはひず
み等を生じさせ微細加工には欠かすことのできない正確
なマスク合わせを困難にしている。
み等を生じさせ微細加工には欠かすことのできない正確
なマスク合わせを困難にしている。
第2に、現在CZ法で造られたシリコンウェハl中に含
まれる酸素2を利用して、該シリコンウェハl内部に結
晶欠陥4を形成し、該欠陥4に素子動作に係る領域に存
在する不純物をゲッタリングさせるインドリンミンク・
ゲッタリング法(以下IC法と称す)が(1案されてい
る。かかる【G法においては、半導体装置製造の前処理
工程として、シリコンウェハlの内部のみに結晶欠陥を
形成して素子動作に係る領域はDenuded Zon
e (以下DZと称す)3として、欠陥核4を消滅させ
る、及び酸素2をアウトデイフュージョンせしめるもの
である。また、該DZの幅としては素子動作領域に欠陥
が現れない限りにおいて薄い方が良好なIC効果を得る
ことが可能である。しかしながら、通常の半導体装置製
造のプロセスにおいては、前記結晶欠陥形成の前処理工
程の後も、数々の高温処理を行わなくてはならない。こ
の一連の熱処理工程において、最初に形成されたシリコ
ンウェハlのf)enuded Zone3及び内部の
結晶欠陥は大きな影響を受ける。即ち、基板内部に形成
された欠陥並びに欠陥核4が前記半導体装置製造の高温
処理で、消滅もしくは固溶してDZ3からのゲッタリン
グ効果を弱める。または該再固溶した酸素2がDZ3に
溶は込み、素子の動作に悪影響を及ぼすものである。か
かる熱処理による欠陥の消滅等により素子動作領域の清
浄化のために形成した結晶欠陥並びにDZ3がその形成
の意味を失うものである。
まれる酸素2を利用して、該シリコンウェハl内部に結
晶欠陥4を形成し、該欠陥4に素子動作に係る領域に存
在する不純物をゲッタリングさせるインドリンミンク・
ゲッタリング法(以下IC法と称す)が(1案されてい
る。かかる【G法においては、半導体装置製造の前処理
工程として、シリコンウェハlの内部のみに結晶欠陥を
形成して素子動作に係る領域はDenuded Zon
e (以下DZと称す)3として、欠陥核4を消滅させ
る、及び酸素2をアウトデイフュージョンせしめるもの
である。また、該DZの幅としては素子動作領域に欠陥
が現れない限りにおいて薄い方が良好なIC効果を得る
ことが可能である。しかしながら、通常の半導体装置製
造のプロセスにおいては、前記結晶欠陥形成の前処理工
程の後も、数々の高温処理を行わなくてはならない。こ
の一連の熱処理工程において、最初に形成されたシリコ
ンウェハlのf)enuded Zone3及び内部の
結晶欠陥は大きな影響を受ける。即ち、基板内部に形成
された欠陥並びに欠陥核4が前記半導体装置製造の高温
処理で、消滅もしくは固溶してDZ3からのゲッタリン
グ効果を弱める。または該再固溶した酸素2がDZ3に
溶は込み、素子の動作に悪影響を及ぼすものである。か
かる熱処理による欠陥の消滅等により素子動作領域の清
浄化のために形成した結晶欠陥並びにDZ3がその形成
の意味を失うものである。
このため、半導体製造工程の950℃以上の熱処理を必
要とする工程において、スリップラインの発生及びシリ
コンウェハlの反りを防止するためには500℃乃至9
00 ℃の低温域から950℃以上の温度へ昇温速度1
4℃/sign以下で昇温する必要がある。
要とする工程において、スリップラインの発生及びシリ
コンウェハlの反りを防止するためには500℃乃至9
00 ℃の低温域から950℃以上の温度へ昇温速度1
4℃/sign以下で昇温する必要がある。
る。
さらに、酸素濃度に応じて昇温速度を制御nしないと、
半導体装置にとって有害となる現象が生ずる。
半導体装置にとって有害となる現象が生ずる。
例えば昇温速度を14℃/+sin以上としてシリコン
ウェハlの熱処理をすると、析出していた酸素2の固溶
、すなわちシリコン結晶格子間に酸素2が溶は込む現象
を生じ、内部ゲッタリング効果が薄くなる。また、昇温
速度を14℃/win以下にするとM素濃度を規定しな
いと表面近傍にも酸素2の析出が生じ有害となる。
ウェハlの熱処理をすると、析出していた酸素2の固溶
、すなわちシリコン結晶格子間に酸素2が溶は込む現象
を生じ、内部ゲッタリング効果が薄くなる。また、昇温
速度を14℃/win以下にするとM素濃度を規定しな
いと表面近傍にも酸素2の析出が生じ有害となる。
従って、結晶内部の酸素析出を増長し、析出酸素の固溶
を防止するためには、昇温速度を14”C/win以下
、特に5“(: /sin以下とし、昇温を遅くするこ
とにより効果的となる。しかし、酸素濃度を規定しなく
てはならないという問題がある。
を防止するためには、昇温速度を14”C/win以下
、特に5“(: /sin以下とし、昇温を遅くするこ
とにより効果的となる。しかし、酸素濃度を規定しなく
てはならないという問題がある。
(発明が解決しようとする課題)
ところで従来例の半導体装置の製造方法によれば特許出
願公告昭和62年第11782号にあるような条件下で
熱処理を行っている。すなわち、半導体デバイスの95
0℃以上の熱処理を要する工程において、soo ’c
乃至900℃の低温から950℃乃至1300℃の高温
へ昇温及び高温から低温への降温を含む熱処理をする場
合、酸素濃度が1.5×to”cym−’以上のシリコ
ンウェハlに対して、昇温及び降温速度を5℃/sin
以上14°(:/sin以下とし、酸素濃度が1.5
XIO”ell−3より小さいシリコンウェハlに対し
、昇温及び降温速度を14°(/win以下としている
。
願公告昭和62年第11782号にあるような条件下で
熱処理を行っている。すなわち、半導体デバイスの95
0℃以上の熱処理を要する工程において、soo ’c
乃至900℃の低温から950℃乃至1300℃の高温
へ昇温及び高温から低温への降温を含む熱処理をする場
合、酸素濃度が1.5×to”cym−’以上のシリコ
ンウェハlに対して、昇温及び降温速度を5℃/sin
以上14°(:/sin以下とし、酸素濃度が1.5
XIO”ell−3より小さいシリコンウェハlに対し
、昇温及び降温速度を14°(/win以下としている
。
このため、次のような問題点がある。
■シリコンウェハ毎に酸素濃度を測定しなくてはならな
い。
い。
■半導体デバイスの要求により、DZ3では酸素析出、
すなわち欠陥核4を無くし、シリコンウェハl内にはゲ
ッタリング効果を良くするため欠陥核4を多く形成する
必要がある。
すなわち欠陥核4を無くし、シリコンウェハl内にはゲ
ッタリング効果を良くするため欠陥核4を多く形成する
必要がある。
■酸素濃度によってシリコンウェハlを分ける必要があ
るため半導体デバイスの選択酸化や不純物拡散等の熱処
理も、その同一酸素濃度を有する半導体デバイス毎に酸
素析出の制御をする熱処理をしなくてはならない。
るため半導体デバイスの選択酸化や不純物拡散等の熱処
理も、その同一酸素濃度を有する半導体デバイス毎に酸
素析出の制御をする熱処理をしなくてはならない。
本発明はかかる従来例の課題に鑑み創作されたものであ
り、シリコンウェハの酸素濃度に関係することなく、同
一熱処理条件により、半導体デバイス製造工程における
熱処理を兼ねて、酸素析出の制御することを可能とする
半導体装置の製造方法の堤供を目的とする。
り、シリコンウェハの酸素濃度に関係することなく、同
一熱処理条件により、半導体デバイス製造工程における
熱処理を兼ねて、酸素析出の制御することを可能とする
半導体装置の製造方法の堤供を目的とする。
本発明の半導体装置の製造方法はその一実施例を第1〜
4図に示すように、第1の製造方法をシリコン半導体基
板を用いる半導体装置の製造工程の熱処理方法であって
、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900℃の低温域から95
0℃乃至1300℃の高温域への昇温速度を14℃/w
in以下で、前記基板の熱処理をすることを特徴とし、
徴とし、 第2の製造方法をエビタキソヤルシリコン腎を有するシ
リコン半導体基板を用いる半導体装置の製造工程の熱処
理方法であって、 950℃以上の熱処理を要する工程において、500℃
乃至900 ℃の低温域から950℃乃至1300℃の
高温域への昇温速度を14″C/sin以下で、前記基
板の熱処理をすることを特徴とし、 第3の製造方法を500℃乃至900℃の低温域から9
50℃乃至1300℃の高温域への!W温速度が5℃/
sin以下であることを特徴とし、ト記目的を達成する
。
4図に示すように、第1の製造方法をシリコン半導体基
板を用いる半導体装置の製造工程の熱処理方法であって
、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900℃の低温域から95
0℃乃至1300℃の高温域への昇温速度を14℃/w
in以下で、前記基板の熱処理をすることを特徴とし、
徴とし、 第2の製造方法をエビタキソヤルシリコン腎を有するシ
リコン半導体基板を用いる半導体装置の製造工程の熱処
理方法であって、 950℃以上の熱処理を要する工程において、500℃
乃至900 ℃の低温域から950℃乃至1300℃の
高温域への昇温速度を14″C/sin以下で、前記基
板の熱処理をすることを特徴とし、 第3の製造方法を500℃乃至900℃の低温域から9
50℃乃至1300℃の高温域への!W温速度が5℃/
sin以下であることを特徴とし、ト記目的を達成する
。
する。
本発明の第1の製造方法によれば、半導体装置の製造工
程の初期段階においてシリコン半導体基板の950 ℃
以上、10分以上の熱処理をすることにより、該シリコ
ン半導体基板の表面領域の酸素を外方拡散して、酸素濃
度が極めて少ない無欠陥層を形成することができ、後の
1!!造工程における950 ”C以上の熱処理を要す
る工程、例えばゲート酸化膜の製造工程において、その
熱処理を500℃乃至900℃の低温域から950 ℃
乃至1300℃の高温域への昇温速度を14℃/*ir
l以下にすることにより、酸素析出を制御し、無欠陥層
を維持しながら該基板内部には欠陥核あるいは欠陥を多
く成長させること、及び無欠陥層上にゲート酸化膜を形
成することが可能となる。
程の初期段階においてシリコン半導体基板の950 ℃
以上、10分以上の熱処理をすることにより、該シリコ
ン半導体基板の表面領域の酸素を外方拡散して、酸素濃
度が極めて少ない無欠陥層を形成することができ、後の
1!!造工程における950 ”C以上の熱処理を要す
る工程、例えばゲート酸化膜の製造工程において、その
熱処理を500℃乃至900℃の低温域から950 ℃
乃至1300℃の高温域への昇温速度を14℃/*ir
l以下にすることにより、酸素析出を制御し、無欠陥層
を維持しながら該基板内部には欠陥核あるいは欠陥を多
く成長させること、及び無欠陥層上にゲート酸化膜を形
成することが可能となる。
また本発明の第2の製造方法によれば、シリコン半導体
基板上に素子形成領域となるエビタキソヤルシリコン層
を設けている。
基板上に素子形成領域となるエビタキソヤルシリコン層
を設けている。
このため、第1の製造方法に比べて、初期段階の950
℃以上、10分以上の熱処理工程を省略することがで
き、該半導体基板内の欠陥核を形成する熱処理を第1の
製造方法と同様にすることにより、例えばゲート酸化膜
の製造工程を兼ねて行なうことが可能となる。
℃以上、10分以上の熱処理工程を省略することがで
き、該半導体基板内の欠陥核を形成する熱処理を第1の
製造方法と同様にすることにより、例えばゲート酸化膜
の製造工程を兼ねて行なうことが可能となる。
さらに本発明の第3の製造方法によれば、第1゜2の製
造方法に係る500 ℃乃至900℃の低温域から95
0℃乃至1300℃への昇温速度を5℃/win以下と
している。
造方法に係る500 ℃乃至900℃の低温域から95
0℃乃至1300℃への昇温速度を5℃/win以下と
している。
このため、無欠陥層の幅を狭く7又該基板内部の欠陥を
多く成長させることができるので、以後のレジスト膜の
剥離工程におけるコンタミ名−ンヨンや重金属等が該基
板に混入しても欠陥核あるいは欠陥によってそれを吸収
し、よりゲッタリング効果を良くすることが可能となる
。
多く成長させることができるので、以後のレジスト膜の
剥離工程におけるコンタミ名−ンヨンや重金属等が該基
板に混入しても欠陥核あるいは欠陥によってそれを吸収
し、よりゲッタリング効果を良くすることが可能となる
。
次に図を参照しながら本発明の実施例について説明をす
る。
る。
第1〜4図は本発明の実施例に係る半導体装置の製造方
法を説明する図であり、第1図は本発明の第1の実施例
に係るシリコンウェハの熱処理方法を説明する図を示し
ている。
法を説明する図であり、第1図は本発明の第1の実施例
に係るシリコンウェハの熱処理方法を説明する図を示し
ている。
なお同図(a)は熱処理の温度θ〔゛C〕対時間T〔分
]の関係を示す特性図であり、同図(b)は初期段階に
おいてシリコンウェハをQ処[した状態図、同図(c)
は後の製造工程において、ソリコンウェハを熱処理した
状態図をそれぞれ示している。
]の関係を示す特性図であり、同図(b)は初期段階に
おいてシリコンウェハをQ処[した状態図、同図(c)
は後の製造工程において、ソリコンウェハを熱処理した
状態図をそれぞれ示している。
同図(a)において、縦軸は温度θ〔℃〕であり、シリ
コ〉・ウェハを熱処理する加熱温度である。
コ〉・ウェハを熱処理する加熱温度である。
横軸は時間T(分)であり、シリコンウェハが熱処理に
曝される処理時間を示している。
曝される処理時間を示している。
またAは初期段階の熱特性図であり、例えば半導体装置
の製造工程における半導体基板に不純物拡散領域や導電
領域などの素子を形成する前のシリコンウェハを熱処理
する熱特性図を示している。
の製造工程における半導体基板に不純物拡散領域や導電
領域などの素子を形成する前のシリコンウェハを熱処理
する熱特性図を示している。
なお、Bは後の製造工程の熱特性図であり、例えば95
0 ℃以上の熱処理を行なうMOS、FET(′:4界
効果型1〜ランジスタ)のゲート酸化膜の製造工程にお
ける酸化熱特性や不純物拡散領域の活性化工程における
活性化熱特性を示すものである。
0 ℃以上の熱処理を行なうMOS、FET(′:4界
効果型1〜ランジスタ)のゲート酸化膜の製造工程にお
ける酸化熱特性や不純物拡散領域の活性化工程における
活性化熱特性を示すものである。
なお、破線円に示すCは500 ℃乃至900℃の低温
域から950 ℃乃至1300℃の高温域ヘシリコンう
エバの昇温処理をする昇温特性において、その昇温速度
を14℃/win以下に規定する部分である。
域から950 ℃乃至1300℃の高温域ヘシリコンう
エバの昇温処理をする昇温特性において、その昇温速度
を14℃/win以下に規定する部分である。
同図(b)において、初期段階Aにおいて、例えば膜厚
500〜600 (u m )程度のソリコンウェハ
11を、乾燥窒素(N2)雰囲気中で加熱温度1100
℃及び処理時間30分〜10時間程度、熱処理をする。
500〜600 (u m )程度のソリコンウェハ
11を、乾燥窒素(N2)雰囲気中で加熱温度1100
℃及び処理時間30分〜10時間程度、熱処理をする。
これにより、シリコンウェハUの表面領域の酸素12が
外方拡散Cアウト・デイヒユージョン)され、その表面
領域が深さlO〜30 (μm)程の無欠陥層(デイ・
ヌープイツトゾーン、DZ)13となる。
外方拡散Cアウト・デイヒユージョン)され、その表面
領域が深さlO〜30 (μm)程の無欠陥層(デイ・
ヌープイツトゾーン、DZ)13となる。
又この熱処理条件とDZ幅の関係は第4図に示される。
なお、シリコンウェハ11内部ではゲッタリング効果に
寄与する欠陥核I4がわずかに成長し、酸素12がシリ
コン結晶格子間をU!fJ溶している。又この高温処理
によりウェハ表面が荒れることを防Iヒするため、あら
かじめSiO□等の保護膜を被覆せしめることもある。
寄与する欠陥核I4がわずかに成長し、酸素12がシリ
コン結晶格子間をU!fJ溶している。又この高温処理
によりウェハ表面が荒れることを防Iヒするため、あら
かじめSiO□等の保護膜を被覆せしめることもある。
次いで同図(b)において、例えばMOSFETのゲー
ト酸化膜として5i02膜15を形成する場合、乾燥酸
素(島)雰囲気中で昇温速度を14℃/1Iin以下に
規定し、例えば低温域750℃から高温域1000゛C
について昇温速度3℃/sinとするように熱処理装置
を調節し、昇温処理を行なう。次いで、加熱温度100
0℃に到達した後、酸化温度1000℃酸化雰囲気を維
持し、処理時間5分間、酸化処理をし、 膜厚350〜400 (人〕程度の5iO1膜I5を
無欠陥層13上に形成する6 その後は、ozW囲気から乾燥N7雰囲気に成長条件を
変えて、シリコンウェハ11の降温処理を行なう。なお
降温速度は特に規定はないが14℃/lll1n以下が
望しく、例えば降温速度5℃/l1inにて降温処理を
する。
ト酸化膜として5i02膜15を形成する場合、乾燥酸
素(島)雰囲気中で昇温速度を14℃/1Iin以下に
規定し、例えば低温域750℃から高温域1000゛C
について昇温速度3℃/sinとするように熱処理装置
を調節し、昇温処理を行なう。次いで、加熱温度100
0℃に到達した後、酸化温度1000℃酸化雰囲気を維
持し、処理時間5分間、酸化処理をし、 膜厚350〜400 (人〕程度の5iO1膜I5を
無欠陥層13上に形成する6 その後は、ozW囲気から乾燥N7雰囲気に成長条件を
変えて、シリコンウェハ11の降温処理を行なう。なお
降温速度は特に規定はないが14℃/lll1n以下が
望しく、例えば降温速度5℃/l1inにて降温処理を
する。
これにより、シリコンウェハ11の無欠陥層13を維持
しながらその内部に欠陥核14を多く成長することがで
きる。
しながらその内部に欠陥核14を多く成長することがで
きる。
これ等により酸素濃度を区分けすることなく、デイ・ヌ
ープイツトゾーンとゲッタリング効果を奏する結晶欠陥
とを半導体装置の製造工程において形成することが可能
となる。
ープイツトゾーンとゲッタリング効果を奏する結晶欠陥
とを半導体装置の製造工程において形成することが可能
となる。
第2図は本発明の第2の実施例に係るシリコンウェハの
熱処理方法を説明する図であり、同図(a)は第1の実
施例と同様に熱処理の温度対時間の関係を示す特性図、
同図(b)はシリコンウェハ上にエピタキシャルシリコ
ン層を成長した状態図、同図(C)は後の製造工程にお
いて、シリコンウェハを熱処理した状態図をそれぞれ示
している。
熱処理方法を説明する図であり、同図(a)は第1の実
施例と同様に熱処理の温度対時間の関係を示す特性図、
同図(b)はシリコンウェハ上にエピタキシャルシリコ
ン層を成長した状態図、同図(C)は後の製造工程にお
いて、シリコンウェハを熱処理した状態図をそれぞれ示
している。
なお、第1の実施例と異なるのは第2の実施例ではシリ
コンウェハ21上にエピタキシャル5ili23を形成
しているため、第1の実施例に係る初期段階の熱処理を
省略している。
コンウェハ21上にエピタキシャル5ili23を形成
しているため、第1の実施例に係る初期段階の熱処理を
省略している。
従って同図(a)において、初期段階の熱特性図Aは無
くなり、後の製造工程の熱特性図は第1の実施例の特性
図と同様となる。
くなり、後の製造工程の熱特性図は第1の実施例の特性
図と同様となる。
また同図(b)において、シリコンウェハ21はCZ法
によりシリコン結晶内に混入した酸素22がシリコン結
晶格子間に固溶した状態の上にCVD法による膜厚数〔
μm〕程度のエピタキシャル層が形成されている。
によりシリコン結晶内に混入した酸素22がシリコン結
晶格子間に固溶した状態の上にCVD法による膜厚数〔
μm〕程度のエピタキシャル層が形成されている。
なお、同図(c)において、第1の実施例と同様に熱処
理して、MOSFETのゲート酸化膜としてSing膜
25を成長する。これにより、エピタキシャルSi層2
3は維持され、シリコンウェハ21内には欠陥核24を
多く形成することができる。
理して、MOSFETのゲート酸化膜としてSing膜
25を成長する。これにより、エピタキシャルSi層2
3は維持され、シリコンウェハ21内には欠陥核24を
多く形成することができる。
第3図は、本発明の各実施例に係る別の昇温速度を説明
する図である。
する図である。
図において、C5は500 ℃乃至900″Cの低温域
から950℃乃至1300℃の高温域への昇温処理を昇
温速度5℃ノwin以下に規定する部分である。
から950℃乃至1300℃の高温域への昇温処理を昇
温速度5℃ノwin以下に規定する部分である。
これは、特に半導体装置の素子形成領域となるデイ・ヌ
ープイツトゾーン(D Z)を薄く形成するとき、又は
基板内部の結晶欠陥を多く形成する熱処理として有効と
なる。
ープイツトゾーン(D Z)を薄く形成するとき、又は
基板内部の結晶欠陥を多く形成する熱処理として有効と
なる。
第4図は、本発明の実権例に係る02幅と高温熱処理時
間の関係を説明する図である。
間の関係を説明する図である。
図において、縦軸はデイ・ヌープイツトゾーン幅〔μm
〕であり、横軸は高温熱処理時間[Hour]を示して
いる。なお、同図は、加熱条件として加熱温度を950
℃から50℃置きに1200℃にした場合のDZ幅対処
理時間の関係を示す特性曲線である。
〕であり、横軸は高温熱処理時間[Hour]を示して
いる。なお、同図は、加熱条件として加熱温度を950
℃から50℃置きに1200℃にした場合のDZ幅対処
理時間の関係を示す特性曲線である。
る。
このようにして、第1の実施例によれば半導体Litの
初期段階において、シリコンウェハ11の加熱温度11
00℃、処理時間30分〜10時間程度の熱処理をする
ことにより、該シリコンウェハIfの表面領域の酸素1
2をアウト・デイヒユージョンして、酸素濃度の極めて
少ない無欠陥N(DZ)1.3を形成することができ、
後の製造工程における950℃以上の熱処理を要する工
程、例えばMOS F ETのゲート酸化膜の製造工程
において、その熱処理を加熱温度750℃の低温域から
1000℃の高温域への昇温速度を3℃/winとする
ことにより酸素析出を制御し、DZ13を維持しながら
、該ウェハ内部には欠陥核又は欠陥14を多く成長させ
ること、及びDZ13上にSiO2膜15膜形5するこ
とが可能となる。
初期段階において、シリコンウェハ11の加熱温度11
00℃、処理時間30分〜10時間程度の熱処理をする
ことにより、該シリコンウェハIfの表面領域の酸素1
2をアウト・デイヒユージョンして、酸素濃度の極めて
少ない無欠陥N(DZ)1.3を形成することができ、
後の製造工程における950℃以上の熱処理を要する工
程、例えばMOS F ETのゲート酸化膜の製造工程
において、その熱処理を加熱温度750℃の低温域から
1000℃の高温域への昇温速度を3℃/winとする
ことにより酸素析出を制御し、DZ13を維持しながら
、該ウェハ内部には欠陥核又は欠陥14を多く成長させ
ること、及びDZ13上にSiO2膜15膜形5するこ
とが可能となる。
また第2の実施例によれば、シリコンウェハ21上にエ
ピタキシャル5ii123を設けている。
ピタキシャル5ii123を設けている。
このため、第1の実施例に比べて初期段階の950“C
以上、10分以上の熱処理工程を省略することができ、
該シリコンウェハ21内の欠陥核24を形成する熱処理
を第1の実施例と同様にすることにより、例えばゲート
酸化膜の製造工程を兼ねて行なうことが可能となる。
以上、10分以上の熱処理工程を省略することができ、
該シリコンウェハ21内の欠陥核24を形成する熱処理
を第1の実施例と同様にすることにより、例えばゲート
酸化膜の製造工程を兼ねて行なうことが可能となる。
さらに、第3の実施例によれば、第1.2の実施例に係
る500℃乃至900℃の低温域から950℃乃至13
00℃の昇温速度を5℃/sin以下としている。
る500℃乃至900℃の低温域から950℃乃至13
00℃の昇温速度を5℃/sin以下としている。
このため、素子形成領域例えばDZ13やエピタキシャ
ル5ili23の深さ方向の距離を薄くすることができ
るので、以後のレジスト膜の剥離工程におけるコンタミ
ネーションや重金属等がシリコンうエバ11や21に混
入しても、欠陥核あるいは欠陥14や24によってそれ
等を吸収し、よりゲッタリング効果を良くすることが可
能となる。
ル5ili23の深さ方向の距離を薄くすることができ
るので、以後のレジスト膜の剥離工程におけるコンタミ
ネーションや重金属等がシリコンうエバ11や21に混
入しても、欠陥核あるいは欠陥14や24によってそれ
等を吸収し、よりゲッタリング効果を良くすることが可
能となる。
以上説明したように本発明によれば、シリコン半導体基
板の酸素濃度に左右されることなく、同一熱処理条件に
より半導体デバイス製造工程における熱処理を兼ねて、
酸素析出の制御をすることが可能となる。
板の酸素濃度に左右されることなく、同一熱処理条件に
より半導体デバイス製造工程における熱処理を兼ねて、
酸素析出の制御をすることが可能となる。
このため、熱処理工程の効率を向上させることが可能と
なる。
なる。
また、本発明によれば、シリコンウェハのスリップライ
ンの発生を防止すること、反りを発生を無くすこと、及
びよりイントリンシングゲンタリング効果の向上を図る
ことができる。これにより半導体素子の生産歩留りの向
上を図ること、及び高倍軽度の半導体装置を製造するこ
とが可能となる。
ンの発生を防止すること、反りを発生を無くすこと、及
びよりイントリンシングゲンタリング効果の向上を図る
ことができる。これにより半導体素子の生産歩留りの向
上を図ること、及び高倍軽度の半導体装置を製造するこ
とが可能となる。
第1図(a)〜(c)は、本発明の第1の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第2図(a)〜(C)は、本発明の第2の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第3図は、本発明の各実施例に係る別の昇温速度を説明
する図、 第4図は、本発明の実施例に係る02幅と高温熱処理時
間の関係を説明する図、 第5図(a)〜(c)は、従来例に係る半導体装置の製
造方法を説明する図である。 (符号の説明) 1.11.21・・・シリコンウェハ(シリコン半1(
[牟反)、 2.12.22・・・酸素、 3.13・・・無欠陥領域(デイ・ヌープインドゾーン
、DZ) 23・・・エピタキシャル5ili(エピタキシャルシ
リコン層) 4.14.24・・・欠陥核(結晶欠陥)、15.25
・・・5iO1膜(ゲート酸化膜)、A・・・初期段階
の熱特性図、 B・・・後の製造工程の熱特性図、 C・・・昇温速度工4℃/win以下に設定する部分、
C3・・・昇温速度5℃ノ+min以下に設定する部分
。
シリコンウェハの熱処理方法を説明する図、 第2図(a)〜(C)は、本発明の第2の実施例に係る
シリコンウェハの熱処理方法を説明する図、 第3図は、本発明の各実施例に係る別の昇温速度を説明
する図、 第4図は、本発明の実施例に係る02幅と高温熱処理時
間の関係を説明する図、 第5図(a)〜(c)は、従来例に係る半導体装置の製
造方法を説明する図である。 (符号の説明) 1.11.21・・・シリコンウェハ(シリコン半1(
[牟反)、 2.12.22・・・酸素、 3.13・・・無欠陥領域(デイ・ヌープインドゾーン
、DZ) 23・・・エピタキシャル5ili(エピタキシャルシ
リコン層) 4.14.24・・・欠陥核(結晶欠陥)、15.25
・・・5iO1膜(ゲート酸化膜)、A・・・初期段階
の熱特性図、 B・・・後の製造工程の熱特性図、 C・・・昇温速度工4℃/win以下に設定する部分、
C3・・・昇温速度5℃ノ+min以下に設定する部分
。
Claims (3)
- (1)シリコン半導体基板を用いる半導体装置の製造工
程の熱処理方法であって、 前記半導体装置の製造工程の初期段階において、950
℃以上かつ10分以上で、前記基板の熱処理をし、 以後の製造工程における950℃以上の熱処理を要する
工程において、500℃乃至900℃の低温域から95
0℃乃至1300℃の高温域への昇温速度を14℃/m
in以下で、前記基板の熱処理をすることを特徴とする
半導体装置の製造方法。 - (2)エピタキシャルシリコン層を有するシリコン半導
体基板を用いる半導体装置の製造工程の熱処理方法であ
って、 950℃以上の熱処理を要する工程において、500℃
乃至900℃の低温域から950℃乃至1300℃の高
温域への昇温速度を14℃/min以下で、前記基板の
熱処理をすることを特徴とする半導体装置の製造方法。 - (3)500℃乃至900℃の低温域から950℃乃至
1300℃の高温域への昇温速度が5℃/min以下で
あることを特徴とする請求項1、2記載の半導体装置の
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14324088A JPH01312840A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14324088A JPH01312840A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01312840A true JPH01312840A (ja) | 1989-12-18 |
Family
ID=15334156
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14324088A Pending JPH01312840A (ja) | 1988-06-10 | 1988-06-10 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01312840A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57167636A (en) * | 1981-03-11 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS57167638A (en) * | 1981-03-11 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5856344A (ja) * | 1981-09-29 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS60198735A (ja) * | 1984-03-22 | 1985-10-08 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1988
- 1988-06-10 JP JP14324088A patent/JPH01312840A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57167636A (en) * | 1981-03-11 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS57167638A (en) * | 1981-03-11 | 1982-10-15 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5856344A (ja) * | 1981-09-29 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS60198735A (ja) * | 1984-03-22 | 1985-10-08 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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