JPH09283529A - 半導体基板の製造方法およびその検査方法 - Google Patents
半導体基板の製造方法およびその検査方法Info
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- JPH09283529A JPH09283529A JP3211197A JP3211197A JPH09283529A JP H09283529 A JPH09283529 A JP H09283529A JP 3211197 A JP3211197 A JP 3211197A JP 3211197 A JP3211197 A JP 3211197A JP H09283529 A JPH09283529 A JP H09283529A
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Abstract
(57)【要約】
【課題】 ｐ+ ウェーハを用いて半導体装置を製造する
場合に、デバイス特性への悪影響を防止するに十分な深
さの無欠陥層（ＤＺ）を、高温熱処理過程を回避しつ
つ、形成可能な半導体基板の製造方法を提供するととも
に、半導体基板中の酸素析出物（ＢＭＤ）密度の適正な
検査方法を提供する。 【解決手段】 半導体基板の製造方法は、一主面側の所
定領域内に所定値以上の第１の濃度のボロンを含有する
領域を有するシリコン単結晶に対し、酸素析出核を析出
させ、あるいは該酸素析出核から酸素析出物を成長させ
る第１の熱処理工程と、第１の熱処理工程における温度
よりも高く、酸素析出核あるいは該析出核が成長した酸
素析出物が縮小するのに十分高く、ボロン再分布が素子
特性に影響を与えない程度に十分低い範囲内の温度で加
熱処理を行い、一主面側の所定領域内に無欠陥層を所定
深さで形成する第２の熱処理工程とを備える。半導体基
板の検査方法は、第２の熱処理工程後に、前記シリコン
単結晶中に析出した酸素析出核のうち酸素析出物に成長
したものの密度を測定する測定工程をさらに備える。
場合に、デバイス特性への悪影響を防止するに十分な深
さの無欠陥層（ＤＺ）を、高温熱処理過程を回避しつ
つ、形成可能な半導体基板の製造方法を提供するととも
に、半導体基板中の酸素析出物（ＢＭＤ）密度の適正な
検査方法を提供する。 【解決手段】 半導体基板の製造方法は、一主面側の所
定領域内に所定値以上の第１の濃度のボロンを含有する
領域を有するシリコン単結晶に対し、酸素析出核を析出
させ、あるいは該酸素析出核から酸素析出物を成長させ
る第１の熱処理工程と、第１の熱処理工程における温度
よりも高く、酸素析出核あるいは該析出核が成長した酸
素析出物が縮小するのに十分高く、ボロン再分布が素子
特性に影響を与えない程度に十分低い範囲内の温度で加
熱処理を行い、一主面側の所定領域内に無欠陥層を所定
深さで形成する第２の熱処理工程とを備える。半導体基
板の検査方法は、第２の熱処理工程後に、前記シリコン
単結晶中に析出した酸素析出核のうち酸素析出物に成長
したものの密度を測定する測定工程をさらに備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体基板の製造方
法及び半導体基板の検査方法に関し、特にＭＯＳ構造を
有するメモリデバイス、ロジックデバイスに使用される
半導体基板に好適なものである。
法及び半導体基板の検査方法に関し、特にＭＯＳ構造を
有するメモリデバイス、ロジックデバイスに使用される
半導体基板に好適なものである。
【０００２】
【従来の技術】半導体装置の基板となるシリコンウェー
ハには、チョクラルスキ法（ＣＺ（Ｃｚｏｃｈｒａｌｓ
ｋｉ）法）によって製造された単結晶シリコンから切り
出したＣＺシリコン基板が主として用いられている。ま
た、ＣＺシリコン基板上に気相エピタキシャル成長法に
よって単結晶Ｓｉ層（エピタキシャル層）を形成した基
板（エピタキシャルウェーハ）も広く用いられている。
ハには、チョクラルスキ法（ＣＺ（Ｃｚｏｃｈｒａｌｓ
ｋｉ）法）によって製造された単結晶シリコンから切り
出したＣＺシリコン基板が主として用いられている。ま
た、ＣＺシリコン基板上に気相エピタキシャル成長法に
よって単結晶Ｓｉ層（エピタキシャル層）を形成した基
板（エピタキシャルウェーハ）も広く用いられている。
【０００３】シリコン基板にＭＯＳキャパシタを形成し
てゲート酸化膜耐圧を評価したとき、ＣＺシリコン基板
に含まれている酸素が析出した酸素析出物（ＢＭＤ：Ｂ
ｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）が特性劣化要因と
なることが知られているが、エピタキシャルウェーハの
エピタキシャル層においては、エピタキシャル成長中に
気相から酸素が混入することはなく、ＣＺシリコン基板
からエピタキシャル成長工程中に拡散してくる格子間酸
素のみが含有されるため、酸素濃度が非常に低く、ゲー
ト酸化膜の耐圧不良はほとんど発生しない。
てゲート酸化膜耐圧を評価したとき、ＣＺシリコン基板
に含まれている酸素が析出した酸素析出物（ＢＭＤ：Ｂ
ｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）が特性劣化要因と
なることが知られているが、エピタキシャルウェーハの
エピタキシャル層においては、エピタキシャル成長中に
気相から酸素が混入することはなく、ＣＺシリコン基板
からエピタキシャル成長工程中に拡散してくる格子間酸
素のみが含有されるため、酸素濃度が非常に低く、ゲー
ト酸化膜の耐圧不良はほとんど発生しない。
【０００４】また、エピタキシャルウェーハの場合、基
板の導電型とは異なる導電型のエピタキシャル層を形成
することが可能であり、回路設計上もラッチアップを回
避し易い等の利点が多い。特に、ｐ+ 型基板上にｐ- 型
層が形成されていてるｐ ｏｎ ｐ+ 構造のウェーハ
は、ソフトエラー耐性の向上、ｐ+ 型領域のボロンによ
る金属不純物のゲッタリング作用等の利点があり、高集
積の半導体装置においては理想的な基板である。また、
ＤＲＡＭ装置のメモリセルとして基板内に形成するトレ
ンチキャパシタを使用する場合、ある一定レベル以上の
電荷量をキャパシタに保持する必要があるが、ｐ+ 型基
板を用いることによりトレンチキャパシタ周囲の空乏層
の拡張を抑制することが可能であり、電荷容量の確保が
容易である。
板の導電型とは異なる導電型のエピタキシャル層を形成
することが可能であり、回路設計上もラッチアップを回
避し易い等の利点が多い。特に、ｐ+ 型基板上にｐ- 型
層が形成されていてるｐ ｏｎ ｐ+ 構造のウェーハ
は、ソフトエラー耐性の向上、ｐ+ 型領域のボロンによ
る金属不純物のゲッタリング作用等の利点があり、高集
積の半導体装置においては理想的な基板である。また、
ＤＲＡＭ装置のメモリセルとして基板内に形成するトレ
ンチキャパシタを使用する場合、ある一定レベル以上の
電荷量をキャパシタに保持する必要があるが、ｐ+ 型基
板を用いることによりトレンチキャパシタ周囲の空乏層
の拡張を抑制することが可能であり、電荷容量の確保が
容易である。
【０００５】
【発明が解決しようとする課題】ｐ ｏｎ ｐ+ ウェー
ハまたはｎ ｏｎ ｐ+ ウェーハは、その構造上、高集
積デバイス用基板として適しているが、導電型がｐ+ 型
であることに起因する問題点が存在する。シリコン基板
中のボロン濃度が高くなるに伴い（特に１０18atoms ／
ｃｍ3 以上）、格子間酸素の析出が急激に増加する傾向
があることは既に知られている。
ハまたはｎ ｏｎ ｐ+ ウェーハは、その構造上、高集
積デバイス用基板として適しているが、導電型がｐ+ 型
であることに起因する問題点が存在する。シリコン基板
中のボロン濃度が高くなるに伴い（特に１０18atoms ／
ｃｍ3 以上）、格子間酸素の析出が急激に増加する傾向
があることは既に知られている。
【０００６】図１４ は、シリコンウェーハに６００℃
の温度で３時間、１０００℃の温度で１６時間の熱処理
を施した後におけるＢＭＤ密度のボロン濃度依存性を示
すグラフである。ＢＭＤ密度は、ボロン濃度約１０18at
oms ／ｃｍ3 を境に急激に高くなることが分かる。
の温度で３時間、１０００℃の温度で１６時間の熱処理
を施した後におけるＢＭＤ密度のボロン濃度依存性を示
すグラフである。ＢＭＤ密度は、ボロン濃度約１０18at
oms ／ｃｍ3 を境に急激に高くなることが分かる。
【０００７】前述したトレンチキャパシタ構造を有する
ＤＲＡＭの場合、ｐ+ 型領域にトレンチキャパシタを形
成することになるため、高密度に存在するＢＭＤがトレ
ンチキャパシタの酸化膜耐圧の劣化等、デバイス特性に
悪影響を与えることが予想される。
ＤＲＡＭの場合、ｐ+ 型領域にトレンチキャパシタを形
成することになるため、高密度に存在するＢＭＤがトレ
ンチキャパシタの酸化膜耐圧の劣化等、デバイス特性に
悪影響を与えることが予想される。
【０００８】また、トレンチ構造を有しないデバイスに
おいてもＰＮ接合がＢＭＤ発生基板部分に掛かるとリー
ク電流増加等のＰＮ接合劣化が起こる。トレンチ構造を
用いないデバイスでは素子活性層深さが比較的浅いた
め、例えば、ｐ ｏｎ ｐ+ 構造のエピウェーハではエ
ピ層を厚くすることにより深いＰＮ接合が基板に掛から
ないように出来るが、デバイスの微細化が進むと、ウェ
ーハの高平坦度が要求され、エピ厚が厚くなるとエピ厚
不均一性のため平坦度が劣化し、エピ厚を厚くするには
限界がある。
おいてもＰＮ接合がＢＭＤ発生基板部分に掛かるとリー
ク電流増加等のＰＮ接合劣化が起こる。トレンチ構造を
用いないデバイスでは素子活性層深さが比較的浅いた
め、例えば、ｐ ｏｎ ｐ+ 構造のエピウェーハではエ
ピ層を厚くすることにより深いＰＮ接合が基板に掛から
ないように出来るが、デバイスの微細化が進むと、ウェ
ーハの高平坦度が要求され、エピ厚が厚くなるとエピ厚
不均一性のため平坦度が劣化し、エピ厚を厚くするには
限界がある。
【０００９】ここで、この問題点を解決するための従来
技術及びその技術的知見について説明する。ＣＺ法は、
石英坩堝中で溶解したシリコンを原料とし、単結晶シリ
コンを種結晶として単結晶成長させるものである。シリ
コン溶解液中には、坩堝、雰囲気から酸素が混入し、固
化する過程で単結晶シリコン中に取り込まれる。したが
って、室温まで冷却された単結晶シリコン中には、固溶
限以上の酸素が存在する。単結晶シリコン中に固溶して
いる酸素はシリコン格子間に存在している。この単結晶
シリコンを約８００℃以下の比較的低温で加熱すること
により、固溶限以上に存在している酸素がシリコン結晶
中で析出し、シリコンと酸素とからなる酸素析出核を形
成する。析出速度は、過飽和度と酸素の拡散速度に依存
し、過飽和度は温度が低いほど大きく、酸素の拡散速度
は温度が高いほど大きいことから、およそ６００〜８０
０℃程度の温度領域の熱処理（低温熱処理）が最も析出
核を形成しやすい。析出核のサイズは非常に小さく、１
ｎｍ以下であると予測されている。酸素析出核は、１０
００℃程度の温度領域の熱処理（中温熱処理）を加える
ことで析出核周辺の酸素が集まってサイズが大きくなり
酸素析出物（ＢＭＤ）となる。このように成長した酸素
析出物（ＢＭＤ）は、電子顕微鏡、赤外散乱法、選択的
エッチング法等により容易に観察することが可能であ
る。
技術及びその技術的知見について説明する。ＣＺ法は、
石英坩堝中で溶解したシリコンを原料とし、単結晶シリ
コンを種結晶として単結晶成長させるものである。シリ
コン溶解液中には、坩堝、雰囲気から酸素が混入し、固
化する過程で単結晶シリコン中に取り込まれる。したが
って、室温まで冷却された単結晶シリコン中には、固溶
限以上の酸素が存在する。単結晶シリコン中に固溶して
いる酸素はシリコン格子間に存在している。この単結晶
シリコンを約８００℃以下の比較的低温で加熱すること
により、固溶限以上に存在している酸素がシリコン結晶
中で析出し、シリコンと酸素とからなる酸素析出核を形
成する。析出速度は、過飽和度と酸素の拡散速度に依存
し、過飽和度は温度が低いほど大きく、酸素の拡散速度
は温度が高いほど大きいことから、およそ６００〜８０
０℃程度の温度領域の熱処理（低温熱処理）が最も析出
核を形成しやすい。析出核のサイズは非常に小さく、１
ｎｍ以下であると予測されている。酸素析出核は、１０
００℃程度の温度領域の熱処理（中温熱処理）を加える
ことで析出核周辺の酸素が集まってサイズが大きくなり
酸素析出物（ＢＭＤ）となる。このように成長した酸素
析出物（ＢＭＤ）は、電子顕微鏡、赤外散乱法、選択的
エッチング法等により容易に観察することが可能であ
る。
【００１０】また、低温熱処理、中温熱処理の際に、酸
素析出核が成長するか縮小するかは、析出した酸素析出
核のサイズと半導体基板中の酸素濃度とに依存すること
が知られている。酸素析出核のサイズが一定以上のとき
は熱処理により酸素析出核は成長するが、酸素析出核の
サイズが一定以下のときは熱処理により酸素析出核は縮
小する。酸素析出核の成長・縮小の臨界サイズは、半導
体基板中の酸素濃度が低いほど大きい。
素析出核が成長するか縮小するかは、析出した酸素析出
核のサイズと半導体基板中の酸素濃度とに依存すること
が知られている。酸素析出核のサイズが一定以上のとき
は熱処理により酸素析出核は成長するが、酸素析出核の
サイズが一定以下のときは熱処理により酸素析出核は縮
小する。酸素析出核の成長・縮小の臨界サイズは、半導
体基板中の酸素濃度が低いほど大きい。
【００１１】酸素析出物密度は、格子間酸素濃度が高い
ほど、低温熱処理時間とその後の中温熱処理時間とが長
いほど、高くなるため、表面から１０μｍ程度の深さま
での、デバイスが形成される領域に無欠陥層（ＤＺ：Ｄ
ｅｎｕｄｅｄ Ｚｏｎｅ）を形成するためには、表層の
格子間酸素濃度を低くする必要がある。
ほど、低温熱処理時間とその後の中温熱処理時間とが長
いほど、高くなるため、表面から１０μｍ程度の深さま
での、デバイスが形成される領域に無欠陥層（ＤＺ：Ｄ
ｅｎｕｄｅｄ Ｚｏｎｅ）を形成するためには、表層の
格子間酸素濃度を低くする必要がある。
【００１２】素子形成領域にＤＺを形成するために、非
酸化雰囲気中でウェーハを高温アニールすることによ
り、格子間酸素を外方拡散させてシリコン表層の酸素濃
度を低減させる方法が一般的に用いられている。このと
きの温度は高い方が効率良く酸素を外方拡散させること
ができ、１２００℃程度の温度が用いられる。
酸化雰囲気中でウェーハを高温アニールすることによ
り、格子間酸素を外方拡散させてシリコン表層の酸素濃
度を低減させる方法が一般的に用いられている。このと
きの温度は高い方が効率良く酸素を外方拡散させること
ができ、１２００℃程度の温度が用いられる。
【００１３】しかしながら、約１１００℃を超える高温
熱処理は高度の技術を要し、設備投資等も大きくなるた
め、最終的に得られる半導体製品がコスト高になるとい
う問題点があった。また、ｐ ｏｎ ｐ+ エピウェーハ
に高温熱処理を行なうとボロン再分布によるデバイス特
性への影響の問題があった。
熱処理は高度の技術を要し、設備投資等も大きくなるた
め、最終的に得られる半導体製品がコスト高になるとい
う問題点があった。また、ｐ ｏｎ ｐ+ エピウェーハ
に高温熱処理を行なうとボロン再分布によるデバイス特
性への影響の問題があった。
【００１４】本発明は以上の問題を解決するためなされ
たもので、ｐ+ ウェーハまたはｐｏｎ ｐ+ エピウェー
ハを用いて半導体装置を製造する場合に、デバイス特性
への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）
を、高温熱処理過程を回避しつつ、形成可能な半導体基
板の製造方法を提供するとともに、半導体基板中の酸素
析出物（ＢＭＤ）密度の適正な検査方法を提供すること
である。
たもので、ｐ+ ウェーハまたはｐｏｎ ｐ+ エピウェー
ハを用いて半導体装置を製造する場合に、デバイス特性
への悪影響を防止するに十分な深さの無欠陥層（ＤＺ）
を、高温熱処理過程を回避しつつ、形成可能な半導体基
板の製造方法を提供するとともに、半導体基板中の酸素
析出物（ＢＭＤ）密度の適正な検査方法を提供すること
である。
【００１５】
【課題を解決するための手段】本発明にかかる半導体基
板の製造方法によれば、一主面側の所定領域内に所定値
以上の第１の濃度のボロンを含有する領域を有するシリ
コン単結晶に対し、酸素析出核を析出させ、あるいは該
酸素析出核から酸素析出物を成長させる第１の熱処理工
程と、前記第１の熱処理工程における温度よりも高く、
前記酸素析出核あるいは該析出核が成長した酸素析出物
が縮小するのに十分高く、ボロン再分布が素子特性に影
響を与えない程度に十分低い範囲内の温度で加熱処理を
行い、前記一主面側の所定領域内に無欠陥層を所定深さ
で形成する第２の熱処理工程とを備える。
板の製造方法によれば、一主面側の所定領域内に所定値
以上の第１の濃度のボロンを含有する領域を有するシリ
コン単結晶に対し、酸素析出核を析出させ、あるいは該
酸素析出核から酸素析出物を成長させる第１の熱処理工
程と、前記第１の熱処理工程における温度よりも高く、
前記酸素析出核あるいは該析出核が成長した酸素析出物
が縮小するのに十分高く、ボロン再分布が素子特性に影
響を与えない程度に十分低い範囲内の温度で加熱処理を
行い、前記一主面側の所定領域内に無欠陥層を所定深さ
で形成する第２の熱処理工程とを備える。
【００１６】この方法により、ｐ+ ウェーハを用いて半
導体装置を製造する場合に、デバイス特性への悪影響を
防止するに十分な深さの無欠陥層（ＤＺ）を有する半導
体基板を提供することが可能となる。
導体装置を製造する場合に、デバイス特性への悪影響を
防止するに十分な深さの無欠陥層（ＤＺ）を有する半導
体基板を提供することが可能となる。
【００１７】前記第１の熱処理工程は、前記酸素析出核
あるいは該析出核が成長した酸素析出物が前記第２の熱
処理工程で縮小する程度の高濃度で析出するに十分な時
間行われ、前記第２の熱処理工程は、前記酸素析出核あ
るいは該析出核が成長した酸素析出物が縮小するのに必
要かつ十分な時間行われることが望ましい。
あるいは該析出核が成長した酸素析出物が前記第２の熱
処理工程で縮小する程度の高濃度で析出するに十分な時
間行われ、前記第２の熱処理工程は、前記酸素析出核あ
るいは該析出核が成長した酸素析出物が縮小するのに必
要かつ十分な時間行われることが望ましい。
【００１８】前記第１の熱処理工程後に、前記シリコン
単結晶からなる基板の前記所定領域が存在する側の面上
に、前記第１の濃度よりも低い第２の濃度でボロンを含
有する第２の単結晶シリコン層を形成する単結晶シリコ
ン層形成工程をさらに備えると良く、この単結晶シリコ
ン層の形成はエピタキシャル成長法で行われることが望
ましい。
単結晶からなる基板の前記所定領域が存在する側の面上
に、前記第１の濃度よりも低い第２の濃度でボロンを含
有する第２の単結晶シリコン層を形成する単結晶シリコ
ン層形成工程をさらに備えると良く、この単結晶シリコ
ン層の形成はエピタキシャル成長法で行われることが望
ましい。
【００１９】また、工程の順序を変えて前記第１の熱処
理工程後、前記第２の単結晶シリコン層形成工程前に、
前記第２の熱処理工程を行うようにしてもよく、この第
２の熱処理工程は、前記酸素析出核が縮小するのに必要
かつ十分な時間以上の時間行われることが望ましい。
理工程後、前記第２の単結晶シリコン層形成工程前に、
前記第２の熱処理工程を行うようにしてもよく、この第
２の熱処理工程は、前記酸素析出核が縮小するのに必要
かつ十分な時間以上の時間行われることが望ましい。
【００２０】また、前記酸素析出核が析出し、あるいは
該酸素析出核から酸素析出物が成長する領域は素子形成
領域を含む領域であり、前記第１及び第２の熱処理工程
並びに完成後の半導体基板を用いた半導体装置製造工程
中におけるすべての熱処理工程による酸素拡散深さが、
必要とされる無欠陥層深さを確保できるように、前記第
２の熱処理工程の時間を設定するとよい。
該酸素析出核から酸素析出物が成長する領域は素子形成
領域を含む領域であり、前記第１及び第２の熱処理工程
並びに完成後の半導体基板を用いた半導体装置製造工程
中におけるすべての熱処理工程による酸素拡散深さが、
必要とされる無欠陥層深さを確保できるように、前記第
２の熱処理工程の時間を設定するとよい。
【００２１】本発明による他の半導体基板の製造方法に
よれば、一主面側の所定領域内に所定値以上の第１の濃
度のボロンを含有する領域を有するシリコン単結晶板の
前記一主面上に前記第１の濃度よりも低い第２の濃度の
ボロンを含有するシリコン単結晶層を形成する工程と、
前記領域内に酸素析出核を析出させ、あるいは該酸素析
出核から酸素析出物を成長させる第１の熱処理工程とを
備え、前記一主面側の所定領域内に無欠陥層を所定深さ
で形成するようにしたことを特徴とする。
よれば、一主面側の所定領域内に所定値以上の第１の濃
度のボロンを含有する領域を有するシリコン単結晶板の
前記一主面上に前記第１の濃度よりも低い第２の濃度の
ボロンを含有するシリコン単結晶層を形成する工程と、
前記領域内に酸素析出核を析出させ、あるいは該酸素析
出核から酸素析出物を成長させる第１の熱処理工程とを
備え、前記一主面側の所定領域内に無欠陥層を所定深さ
で形成するようにしたことを特徴とする。
【００２２】この態様でも、デバイス特性への悪影響を
防止するに十分な深さの無欠陥層（ＤＺ）を有する半導
体基板（ｐ ｏｎ ｐ+ エピウェーハ）を提供すること
が可能となる。
防止するに十分な深さの無欠陥層（ＤＺ）を有する半導
体基板（ｐ ｏｎ ｐ+ エピウェーハ）を提供すること
が可能となる。
【００２３】前記シリコン単結晶層形成工程は、エピタ
キシャル成長法による形成工程であることが望ましい。
キシャル成長法による形成工程であることが望ましい。
【００２４】本発明の具体的な態様ではボロン濃度が１
０18atoms ／ｃｍ3 以上である領域を含むシリコン単結
晶に、４５０〜７５０℃の温度領域で熱処理を行う第１
の熱処理工程と、前記第１の熱処理工程後に、９００〜
１１００℃の温度領域で熱処理を行う第２の熱処理工程
を備え、あるいは、ボロン濃度が１０18atoms ／ｃｍ3
以上である第１のシリコン単結晶層上に、第２のシリコ
ン単結晶層を形成するシリコン単結晶層形成工程と、前
記第１及び第２のシリコン単結晶層からなるシリコン単
結晶に、４５０〜７５０℃の温度領域で熱処理を行う第
１の熱処理工程と、前記第１の熱処理工程後に、９００
〜１１００℃の温度領域で熱処理を行う第２の熱処理工
程を備える。
０18atoms ／ｃｍ3 以上である領域を含むシリコン単結
晶に、４５０〜７５０℃の温度領域で熱処理を行う第１
の熱処理工程と、前記第１の熱処理工程後に、９００〜
１１００℃の温度領域で熱処理を行う第２の熱処理工程
を備え、あるいは、ボロン濃度が１０18atoms ／ｃｍ3
以上である第１のシリコン単結晶層上に、第２のシリコ
ン単結晶層を形成するシリコン単結晶層形成工程と、前
記第１及び第２のシリコン単結晶層からなるシリコン単
結晶に、４５０〜７５０℃の温度領域で熱処理を行う第
１の熱処理工程と、前記第１の熱処理工程後に、９００
〜１１００℃の温度領域で熱処理を行う第２の熱処理工
程を備える。
【００２５】前記第１のシリコン単結晶層は、ＣＺ（Ｃ
ｚｏｃｈｒａｌｓｋｉ）法あるいはその変形法により形
成された単結晶シリコンから切り出された基板であり、
前記第２のシリコン単結晶層形成工程は、エピタキシャ
ル成長法による形成工程であることが望ましい。
ｚｏｃｈｒａｌｓｋｉ）法あるいはその変形法により形
成された単結晶シリコンから切り出された基板であり、
前記第２のシリコン単結晶層形成工程は、エピタキシャ
ル成長法による形成工程であることが望ましい。
【００２６】また、工程の順序を変えて、ボロン濃度が
１０18atoms ／ｃｍ3 以上である領域を含むシリコン単
結晶板に、４５０〜７５０℃の温度領域で熱処理を行う
第１の熱処理工程と、前記シリコン単結晶上に、エピタ
キシャル成長法によりシリコン単結晶層を形成するシリ
コン単結晶層形成工程と、９００〜１１００℃の温度領
域で熱処理を行う第２の熱処理工程を備え、あるいは、
ボロン濃度が１０18atoms ／ｃｍ3 以上である領域を含
むシリコン単結晶板に、４５０〜７５０℃の温度領域で
熱処理を行う第１の熱処理工程と、前記シリコン単結晶
板に、９００〜１１００℃の温度領域で熱処理を行う第
２の熱処理工程と、前記シリコン単結晶上に、エピタキ
シャル成長法によりシリコン単結晶層を形成するシリコ
ン単結晶層形成工程とを備えるようにしてもよい。
１０18atoms ／ｃｍ3 以上である領域を含むシリコン単
結晶板に、４５０〜７５０℃の温度領域で熱処理を行う
第１の熱処理工程と、前記シリコン単結晶上に、エピタ
キシャル成長法によりシリコン単結晶層を形成するシリ
コン単結晶層形成工程と、９００〜１１００℃の温度領
域で熱処理を行う第２の熱処理工程を備え、あるいは、
ボロン濃度が１０18atoms ／ｃｍ3 以上である領域を含
むシリコン単結晶板に、４５０〜７５０℃の温度領域で
熱処理を行う第１の熱処理工程と、前記シリコン単結晶
板に、９００〜１１００℃の温度領域で熱処理を行う第
２の熱処理工程と、前記シリコン単結晶上に、エピタキ
シャル成長法によりシリコン単結晶層を形成するシリコ
ン単結晶層形成工程とを備えるようにしてもよい。
【００２７】さらに、本発明の別の態様によれば、ボロ
ン濃度が１０18atoms ／ｃｍ3 以上である領域を含むシ
リコン単結晶板に、エピタキシャル成長法によりシリコ
ン単結晶層を形成するシリコン単結晶層形成工程と、前
記シリコン単結晶板及び前記シリコン単結晶層に、４５
０〜７５０℃の温度領域で熱処理を行う第１の熱処理工
程と、前記シリコン単結晶板及び前記シリコン単結晶層
に、９００〜１１００℃の温度領域で熱処理を行う第２
の熱処理工程を備えたことを特徴とする。
ン濃度が１０18atoms ／ｃｍ3 以上である領域を含むシ
リコン単結晶板に、エピタキシャル成長法によりシリコ
ン単結晶層を形成するシリコン単結晶層形成工程と、前
記シリコン単結晶板及び前記シリコン単結晶層に、４５
０〜７５０℃の温度領域で熱処理を行う第１の熱処理工
程と、前記シリコン単結晶板及び前記シリコン単結晶層
に、９００〜１１００℃の温度領域で熱処理を行う第２
の熱処理工程を備えたことを特徴とする。
【００２８】この方法ではｐ ｏｎ ｐ+ 構造のウェー
ハを用いて半導体装置をデバイス特性への悪影響を防止
するに十分な深さの無欠陥層（ＤＺ）を有する半導体基
板を提供することが可能となる。
ハを用いて半導体装置をデバイス特性への悪影響を防止
するに十分な深さの無欠陥層（ＤＺ）を有する半導体基
板を提供することが可能となる。
【００２９】また、本発明にかかる半導体基板の検査方
法によれば、一主面側の所定領域内に所定値以上の第１
の濃度のボロンを含有するシリコン単結晶に対し、酸素
析出核を析出させ、あるいは該酸素析出核から酸素析出
物を成長させる第１の熱処理工程と、前記第１の熱処理
工程よりも高温で、前記酸素析出核あるいは該析出核が
成長した酸素析出物が縮小するに必要かつ十分な高温か
つボロン再分布が素子特性に影響を与えない程度の範囲
内の温度で加熱処理を行う第２の熱処理工程と、前記第
２の熱処理工程後に、前記シリコン単結晶中に析出した
酸素析出核のうち酸素析出物に成長したものの密度を測
定する測定工程とを備えており、第２の熱処理工程の時
間を正確に設定することができる。
法によれば、一主面側の所定領域内に所定値以上の第１
の濃度のボロンを含有するシリコン単結晶に対し、酸素
析出核を析出させ、あるいは該酸素析出核から酸素析出
物を成長させる第１の熱処理工程と、前記第１の熱処理
工程よりも高温で、前記酸素析出核あるいは該析出核が
成長した酸素析出物が縮小するに必要かつ十分な高温か
つボロン再分布が素子特性に影響を与えない程度の範囲
内の温度で加熱処理を行う第２の熱処理工程と、前記第
２の熱処理工程後に、前記シリコン単結晶中に析出した
酸素析出核のうち酸素析出物に成長したものの密度を測
定する測定工程とを備えており、第２の熱処理工程の時
間を正確に設定することができる。
【００３０】特に、前記第１及び第２の熱処理工程並び
に素子完成後の半導体基板を用いた半導体装置製造工程
中におけるすべての熱処理工程による酸素拡散深さが、
必要とされる無欠陥層深さを確保できるものとなるよう
に、前記第２の熱処理工程の時間が設定されることが好
ましい。
に素子完成後の半導体基板を用いた半導体装置製造工程
中におけるすべての熱処理工程による酸素拡散深さが、
必要とされる無欠陥層深さを確保できるものとなるよう
に、前記第２の熱処理工程の時間が設定されることが好
ましい。
【００３１】具体的には、ボロン濃度が１０18atoms ／
ｃｍ3 以上である領域を含むシリコン単結晶に、４５０
〜７５０℃の温度領域で熱処理を行う第１の熱処理工程
と、前記シリコン単結晶に、９００〜１１００℃の温度
領域で熱処理を行う第２の熱処理工程と、前記シリコン
単結晶中の酸素析出物密度を測定する酸素析出物密度測
定工程とを備えると良い。
ｃｍ3 以上である領域を含むシリコン単結晶に、４５０
〜７５０℃の温度領域で熱処理を行う第１の熱処理工程
と、前記シリコン単結晶に、９００〜１１００℃の温度
領域で熱処理を行う第２の熱処理工程と、前記シリコン
単結晶中の酸素析出物密度を測定する酸素析出物密度測
定工程とを備えると良い。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態のいくつかをを説明する。
施の形態のいくつかをを説明する。
【００３３】本発明は、ｐ+ ウェーハあるいはｐ ｏｎ
ｐ+ エピウェーハを用いてデバイスを製造する場合
に、デバイス特性に悪影響を及ぼす可能性のあるＢＭＤ
のウェーハ表層における形成を防止するものである。具
体的には、高密度でボロンを含有するＰ型ウェーハに、
およそ４５０〜７５０℃の温度範囲における熱処理を所
定時間施すことにより、爾後の必要十分な時間の中温熱
処理（およそ９００〜１１００℃）によって、素子の形
成されない電気的に不活性なバルク領域には酸素析出物
（ＢＭＤ）が形成される一方、素子の形成される表層に
は十分な無欠陥層（ＤＺ）が形成されるようにしたもの
である。
ｐ+ エピウェーハを用いてデバイスを製造する場合
に、デバイス特性に悪影響を及ぼす可能性のあるＢＭＤ
のウェーハ表層における形成を防止するものである。具
体的には、高密度でボロンを含有するＰ型ウェーハに、
およそ４５０〜７５０℃の温度範囲における熱処理を所
定時間施すことにより、爾後の必要十分な時間の中温熱
処理（およそ９００〜１１００℃）によって、素子の形
成されない電気的に不活性なバルク領域には酸素析出物
（ＢＭＤ）が形成される一方、素子の形成される表層に
は十分な無欠陥層（ＤＺ）が形成されるようにしたもの
である。
【００３４】本発明は、上述した従来技術における技術
的知見に加えて、さらに、以下に説明する実験結果等か
ら得られた新たな知見に基づいてなされた。
的知見に加えて、さらに、以下に説明する実験結果等か
ら得られた新たな知見に基づいてなされた。
【００３５】ｐ- ウェーハ（抵抗率５Ωｃｍ、ボロン濃
度２．７×１０15ｃｍ-3）とｐ+ ウェーハ（抵抗率０．
００８Ωｃｍ、ボロン濃度２×１０19ｃｍ-3）とにそれ
ぞれ単結晶シリコンを３μｍの厚さにエピタキシャル成
長させた半導体基板を用い、酸素析出核を形成する低温
熱処理温度をパラメータとして以下の実験を行った。基
体ウェーハは、いずれも格子間酸素濃度が１．０×１０
18atoms ／ｃｍ3 のＣＺ基板である。２段階熱処理（低
温＋中温（約１０００℃））において、低温熱処理温度
をおよそ４００〜８００℃とし、２段階熱処理後の半導
体基板の断面をＨＦ：１００ＣＣ、ＣｒＯ２：５０ｇ、
Ｈ２Ｏ：１００ＣＣを含むエッチング液を用いるジルト
ル（Ｓｉｒｔｌ）エッチング法でエッチングすることに
よりＢＭＤを選択的にエッチングし、ＢＭＤ密度を求め
た。
度２．７×１０15ｃｍ-3）とｐ+ ウェーハ（抵抗率０．
００８Ωｃｍ、ボロン濃度２×１０19ｃｍ-3）とにそれ
ぞれ単結晶シリコンを３μｍの厚さにエピタキシャル成
長させた半導体基板を用い、酸素析出核を形成する低温
熱処理温度をパラメータとして以下の実験を行った。基
体ウェーハは、いずれも格子間酸素濃度が１．０×１０
18atoms ／ｃｍ3 のＣＺ基板である。２段階熱処理（低
温＋中温（約１０００℃））において、低温熱処理温度
をおよそ４００〜８００℃とし、２段階熱処理後の半導
体基板の断面をＨＦ：１００ＣＣ、ＣｒＯ２：５０ｇ、
Ｈ２Ｏ：１００ＣＣを含むエッチング液を用いるジルト
ル（Ｓｉｒｔｌ）エッチング法でエッチングすることに
よりＢＭＤを選択的にエッチングし、ＢＭＤ密度を求め
た。
【００３６】図６は、半導体基板中のＢＭＤ密度の低温
熱処理温度依存性を示すグラフである。図６に示すよう
に、ｐ+ ウェーハを基体として用いたウェーハは、およ
そ４５０〜７５０℃の温度範囲でＢＭＤ密度が非常に高
く、特に約６００℃のときに最大値となっていることが
分かる。
熱処理温度依存性を示すグラフである。図６に示すよう
に、ｐ+ ウェーハを基体として用いたウェーハは、およ
そ４５０〜７５０℃の温度範囲でＢＭＤ密度が非常に高
く、特に約６００℃のときに最大値となっていることが
分かる。
【００３７】次に、ｐ- ウェーハ（抵抗率５Ωｃｍ、ボ
ロン濃度２．７×１０15ｃｍ-3）とｐ+ ウェーハ（抵抗
率０．００８Ωｃｍ、ボロン濃度２×１０19ｃｍ-3）を
用いて以下の実験を行った。
ロン濃度２．７×１０15ｃｍ-3）とｐ+ ウェーハ（抵抗
率０．００８Ωｃｍ、ボロン濃度２×１０19ｃｍ-3）を
用いて以下の実験を行った。
【００３８】２段階熱処理（低温（約６００℃）＋中温
（約１０００℃））において、低温熱処理時間を一定に
した場合において、中温熱処理時間をパラメータとし
て、中温熱処理時間とＢＭＤ密度との関係、中温熱処理
時間とＤＺ深さとの関係をそれぞれ求めた。また、２段
階熱処理（低温（約６００℃）＋中温（約１０００
℃））において、中温熱処理時間を一定にした場合にお
いて、低温熱処理時間をパラメータとして、低温熱処理
時間とＢＭＤ密度との関係、低温熱処理時間とＤＺ深さ
との関係をそれぞれ求めた。格子間酸素濃度はいずれも
１．０×１０18atoms／ｃｍ3 のＣＺ基板である。
（約１０００℃））において、低温熱処理時間を一定に
した場合において、中温熱処理時間をパラメータとし
て、中温熱処理時間とＢＭＤ密度との関係、中温熱処理
時間とＤＺ深さとの関係をそれぞれ求めた。また、２段
階熱処理（低温（約６００℃）＋中温（約１０００
℃））において、中温熱処理時間を一定にした場合にお
いて、低温熱処理時間をパラメータとして、低温熱処理
時間とＢＭＤ密度との関係、低温熱処理時間とＤＺ深さ
との関係をそれぞれ求めた。格子間酸素濃度はいずれも
１．０×１０18atoms／ｃｍ3 のＣＺ基板である。
【００３９】図７、図８は、２段階熱処理（低温（約６
００℃）＋中温（約１０００℃））において、低温熱処
理時間を一定にした場合における中温熱処理時間とＢＭ
Ｄ密度との関係（ＢＭＤ密度の１０００℃アニール時間
依存性）、中温熱処理時間とＤＺ深さとの関係（ＤＺ深
さの１０００℃アニール時間依存性）をそれぞれ示すグ
ラフである。また、図９、図１０は、２段階熱処理（低
温（約６００℃）＋中温（約１０００℃））において、
中温熱処理時間を一定にした場合における低温熱処理時
間とＢＭＤ密度との関係（ＢＭＤ密度の６００℃アニー
ル時間依存性）、低温熱処理時間とＤＺ深さとの関係
（ＤＺ深さの６００℃アニール時間依存性）をそれぞれ
示すグラフである。ＢＭＤ密度とＤＺ深さの測定には、
ウェーハ表面から赤外線を入射してその散乱光を評価す
る方法を用いた。
００℃）＋中温（約１０００℃））において、低温熱処
理時間を一定にした場合における中温熱処理時間とＢＭ
Ｄ密度との関係（ＢＭＤ密度の１０００℃アニール時間
依存性）、中温熱処理時間とＤＺ深さとの関係（ＤＺ深
さの１０００℃アニール時間依存性）をそれぞれ示すグ
ラフである。また、図９、図１０は、２段階熱処理（低
温（約６００℃）＋中温（約１０００℃））において、
中温熱処理時間を一定にした場合における低温熱処理時
間とＢＭＤ密度との関係（ＢＭＤ密度の６００℃アニー
ル時間依存性）、低温熱処理時間とＤＺ深さとの関係
（ＤＺ深さの６００℃アニール時間依存性）をそれぞれ
示すグラフである。ＢＭＤ密度とＤＺ深さの測定には、
ウェーハ表面から赤外線を入射してその散乱光を評価す
る方法を用いた。
【００４０】この結果から次のことがいえる。ｐ- ウェ
ーハでは、いずれの条件においてもＤＺは形成されない
のに対し、ｐ+ ウェーハでは、中温熱処理時間を長くす
ることによりＤＺ深さが増加し、また、低温熱処理時間
を長くすることによってもＤＺ深さが大きくなる。
ーハでは、いずれの条件においてもＤＺは形成されない
のに対し、ｐ+ ウェーハでは、中温熱処理時間を長くす
ることによりＤＺ深さが増加し、また、低温熱処理時間
を長くすることによってもＤＺ深さが大きくなる。
【００４１】さらに、実験結果等から判明しているＤＺ
深さのボロン濃度依存性、ＤＺ深さの低温熱処理依存
性、ＤＺ深さの中温熱処理依存性についてのグラフを示
す。図１１は、ＤＺ深さのボロン濃度依存性を示すグラ
フ、図１２は、ＤＺ深さの低温熱処理温度依存性を示す
グラフ、図１３は、ＤＺ深さの中温熱処理温度依存性を
示すグラフである。
深さのボロン濃度依存性、ＤＺ深さの低温熱処理依存
性、ＤＺ深さの中温熱処理依存性についてのグラフを示
す。図１１は、ＤＺ深さのボロン濃度依存性を示すグラ
フ、図１２は、ＤＺ深さの低温熱処理温度依存性を示す
グラフ、図１３は、ＤＺ深さの中温熱処理温度依存性を
示すグラフである。
【００４２】図１１から、半導体基板のボロン濃度約１
×１０18ｃｍ-3を境に、形成されるＤＺ深さが急激に大
きくなり、ボロン濃度約１×１０19ｃｍ-3前後ではＤＺ
深さが１２〜１３μｍと高い水準で安定していることが
分かる。図１２からは、低温熱処理温度をおよそ４５０
〜７５０℃としたときに十分なＤＺ深さが得られている
ことが分かる。図１３からは、中温熱処理温度約８５０
℃を境に、形成されるＤＺ深さが急激に大きくなり、約
９００℃以上で十分なＤＺ深さが得られていることが分
かる。また、図１２及び図１３からも、ｐ- ウェーハで
は、いずれの条件においてもＤＺは形成されないことが
分かる。
×１０18ｃｍ-3を境に、形成されるＤＺ深さが急激に大
きくなり、ボロン濃度約１×１０19ｃｍ-3前後ではＤＺ
深さが１２〜１３μｍと高い水準で安定していることが
分かる。図１２からは、低温熱処理温度をおよそ４５０
〜７５０℃としたときに十分なＤＺ深さが得られている
ことが分かる。図１３からは、中温熱処理温度約８５０
℃を境に、形成されるＤＺ深さが急激に大きくなり、約
９００℃以上で十分なＤＺ深さが得られていることが分
かる。また、図１２及び図１３からも、ｐ- ウェーハで
は、いずれの条件においてもＤＺは形成されないことが
分かる。
【００４３】以上の現象は次のように解釈される。ボロ
ンを１０18ｃｍ-3以上に高濃度に含有するシリコンウェ
ーハは、酸素析出核形成速度が非常に速いため、酸素析
出核が高密度で発生する。これは、図１４に示した通り
である。
ンを１０18ｃｍ-3以上に高濃度に含有するシリコンウェ
ーハは、酸素析出核形成速度が非常に速いため、酸素析
出核が高密度で発生する。これは、図１４に示した通り
である。
【００４４】また、図８に示すように中温熱処理時間が
長いほどＤＺ深さが増加するため、表層の酸素析出核だ
けでなく、酸素析出核から成長した酸素析出物が中温熱
処理で消滅することが分かる。
長いほどＤＺ深さが増加するため、表層の酸素析出核だ
けでなく、酸素析出核から成長した酸素析出物が中温熱
処理で消滅することが分かる。
【００４５】従来、成長した酸素析出物の消滅には１２
００℃程度の高温熱処理が必要といわれてきたが、本発
明ではＢＭＤ密度が非常に高く、１つ１つのＢＭＤサイ
ズが小さいため、９００℃〜１１００℃という中温熱処
理でも酸素析出物の縮小、消滅が起こる。
００℃程度の高温熱処理が必要といわれてきたが、本発
明ではＢＭＤ密度が非常に高く、１つ１つのＢＭＤサイ
ズが小さいため、９００℃〜１１００℃という中温熱処
理でも酸素析出物の縮小、消滅が起こる。
【００４６】すなわち、ボロンを高密度で含有するシリ
コン単結晶においては、低温熱処理により酸素析出核が
高密度で発生するが、それに引き続く約１０００℃程度
の中温熱処理により容易に表面近傍にＤＺ領域を形成す
ることが可能である。
コン単結晶においては、低温熱処理により酸素析出核が
高密度で発生するが、それに引き続く約１０００℃程度
の中温熱処理により容易に表面近傍にＤＺ領域を形成す
ることが可能である。
【００４７】以上説明した実験結果及び技術的新知見か
ら、本発明に係る半導体基板の製造方法の条件が導き出
された。第１の条件は、半導体基板に含有されるボロン
濃度は約１０18ｃｍ-3以上であることである。これは、
酸素析出核が十分に高い密度で形成される濃度である。
第２の条件は、低温熱処理温度はおよそ４５０〜７５０
℃であることである。これは、必要十分な濃度と適当な
サイズの酸素析出核が形成される温度である。第３の条
件は、低温熱処理時間は約３時間以上であることであ
る。第４の条件は、中温熱処理温度はおよそ９００〜１
１００℃であることである。これは、デバイス非形成領
域にはＢＭＤを成長させることにより、デバイス形成領
域にはＤＺを形成する温度である。第５の条件は、中温
熱処理時間は約６時間以上であることである。しかし、
以上の各条件はいずれも、結果的に十分なＤＺ深さが得
られること、という条件で規定されることとなる。
ら、本発明に係る半導体基板の製造方法の条件が導き出
された。第１の条件は、半導体基板に含有されるボロン
濃度は約１０18ｃｍ-3以上であることである。これは、
酸素析出核が十分に高い密度で形成される濃度である。
第２の条件は、低温熱処理温度はおよそ４５０〜７５０
℃であることである。これは、必要十分な濃度と適当な
サイズの酸素析出核が形成される温度である。第３の条
件は、低温熱処理時間は約３時間以上であることであ
る。第４の条件は、中温熱処理温度はおよそ９００〜１
１００℃であることである。これは、デバイス非形成領
域にはＢＭＤを成長させることにより、デバイス形成領
域にはＤＺを形成する温度である。第５の条件は、中温
熱処理時間は約６時間以上であることである。しかし、
以上の各条件はいずれも、結果的に十分なＤＺ深さが得
られること、という条件で規定されることとなる。
【００４８】半導体基板への高濃度ボロンの導入方法
は、ｐ+ 型のシリコン単結晶を用いてウェーハを作製し
たものに限らず、イオン注入、固相拡散等の方法によっ
てｐ+型領域を形成したウェーハを用いても良い。
は、ｐ+ 型のシリコン単結晶を用いてウェーハを作製し
たものに限らず、イオン注入、固相拡散等の方法によっ
てｐ+型領域を形成したウェーハを用いても良い。
【００４９】なお、ｐ+ ウェーハ上への単結晶シリコン
層のエピタキシャル成長の時点は低温熱処理または中温
熱処理の前後にかかわらず、本発明に係る半導体基板の
製造方法により、ｐ+ ウェーハの素子形成領域には十分
な深さのＤＺを形成できることが実験結果等から判明し
た。また、ｐ+ ウェーハ上に形成する単結晶シリコン層
は、ｐ型であってもｎ型であっても良い。
層のエピタキシャル成長の時点は低温熱処理または中温
熱処理の前後にかかわらず、本発明に係る半導体基板の
製造方法により、ｐ+ ウェーハの素子形成領域には十分
な深さのＤＺを形成できることが実験結果等から判明し
た。また、ｐ+ ウェーハ上に形成する単結晶シリコン層
は、ｐ型であってもｎ型であっても良い。
【００５０】図１は、本発明に係る半導体基板の製造方
法による製造過程を模式的に表した説明図である。含有
されるボロン濃度が約１０18ｃｍ-3以上のｐ+ ウェーハ
１を用意する（図１（ａ））。このｐ+ ウェーハ１にお
よそ４５０〜７５０℃の温度範囲の低温熱処理を約３時
間以上施し、必要十分な濃度とサイズの酸素析出核２を
形成する（図１（ｂ））。さらに、およそ９００〜１１
００℃の温度範囲の中温熱処理を約６時間以上施すと、
素子の形成されない電気的に不活性なバルク領域には酸
素析出物（ＢＭＤ）３が形成される一方、素子の形成さ
れる表層には十分な深さを有する無欠陥層（ＤＺ）４が
形成される（図１（ｃ））。
法による製造過程を模式的に表した説明図である。含有
されるボロン濃度が約１０18ｃｍ-3以上のｐ+ ウェーハ
１を用意する（図１（ａ））。このｐ+ ウェーハ１にお
よそ４５０〜７５０℃の温度範囲の低温熱処理を約３時
間以上施し、必要十分な濃度とサイズの酸素析出核２を
形成する（図１（ｂ））。さらに、およそ９００〜１１
００℃の温度範囲の中温熱処理を約６時間以上施すと、
素子の形成されない電気的に不活性なバルク領域には酸
素析出物（ＢＭＤ）３が形成される一方、素子の形成さ
れる表層には十分な深さを有する無欠陥層（ＤＺ）４が
形成される（図１（ｃ））。
【００５１】以下、本発明に係る半導体基板の製造方法
に従って作製した各実施例に係るウェーハの作製条件に
ついて説明する。
に従って作製した各実施例に係るウェーハの作製条件に
ついて説明する。
【００５２】第１の実施例に係るウェーハは以下のよう
に作製した。ボロンを１×１０19〜２×１０19atoms ／
ｃｍ3 、酸素を８×１０17atoms／ｃｍ3 含有する直径
２００ｍｍのシリコンウェーハ上に、厚さ２．５μｍ、
ボロン濃度２×１０15atoms ／ｃｍ3 のシリコン単結晶
層をトリクロルシラン（ＳｉＨＣｌ3 ）を原料ガスとし
て用いて１１５０℃でエピタキシャル成長させる。この
ウェーハを縦型抵抗加熱炉を用いて６００℃の温度で６
時間、乾燥酸素雰囲気中に保持する。このウェーハをデ
バイス製造用の基板として使用する。
に作製した。ボロンを１×１０19〜２×１０19atoms ／
ｃｍ3 、酸素を８×１０17atoms／ｃｍ3 含有する直径
２００ｍｍのシリコンウェーハ上に、厚さ２．５μｍ、
ボロン濃度２×１０15atoms ／ｃｍ3 のシリコン単結晶
層をトリクロルシラン（ＳｉＨＣｌ3 ）を原料ガスとし
て用いて１１５０℃でエピタキシャル成長させる。この
ウェーハを縦型抵抗加熱炉を用いて６００℃の温度で６
時間、乾燥酸素雰囲気中に保持する。このウェーハをデ
バイス製造用の基板として使用する。
【００５３】第２の実施例に係るウェーハは以下のよう
に作製した。第１の実施例と同様の方法で製造したエピ
タキシャル層を有するシリコンウェーハを縦型抵抗加熱
炉内で乾燥酸素雰囲気中に６００℃の温度で６時間保持
した後、５℃／分で１０００℃まで昇温し、１０時間保
持する。その後、８００℃まで−１０℃／分で降温し、
ウェーハを炉から取り出す。このウェーハをデバイス製
造用の基板として使用する。
に作製した。第１の実施例と同様の方法で製造したエピ
タキシャル層を有するシリコンウェーハを縦型抵抗加熱
炉内で乾燥酸素雰囲気中に６００℃の温度で６時間保持
した後、５℃／分で１０００℃まで昇温し、１０時間保
持する。その後、８００℃まで−１０℃／分で降温し、
ウェーハを炉から取り出す。このウェーハをデバイス製
造用の基板として使用する。
【００５４】第３の実施例に係るウェーハは以下のよう
に作製した。ボロンを１×１０19〜２×１０19atoms ／
ｃｍ3 の範囲で含む単結晶インゴットを７００℃の温度
で１０時間抵抗加熱炉内に保持する。その後、このイン
ゴットからウェーハを切り出して、エピタキシャル層を
３μｍ形成する。このウェーハをデバイス製造用の基板
として使用する。
に作製した。ボロンを１×１０19〜２×１０19atoms ／
ｃｍ3 の範囲で含む単結晶インゴットを７００℃の温度
で１０時間抵抗加熱炉内に保持する。その後、このイン
ゴットからウェーハを切り出して、エピタキシャル層を
３μｍ形成する。このウェーハをデバイス製造用の基板
として使用する。
【００５５】第４の実施例に係るウェーハは以下のよう
に作製した。ボロンを１×１０19〜２×１０19atoms ／
ｃｍ3 、酸素を８×１０17atoms ／ｃｍ3 含有する直径
２００ｍｍのシリコンウェーハを、縦型抵抗加熱炉内に
おいて６００℃の温度で６時間、乾燥酸素雰囲気中に保
持する。その後、厚さ３μｍ、ボロン濃度２×１０15at
oms ／ｃｍ3 のシリコン単結晶層を、トリクロルシラン
（ＳｉＨＣｌ3 ）を原料ガスとして用いて１１５０℃で
エピタキシャル成長させる。このウェーハをデバイス製
造用の基板として使用する。
に作製した。ボロンを１×１０19〜２×１０19atoms ／
ｃｍ3 、酸素を８×１０17atoms ／ｃｍ3 含有する直径
２００ｍｍのシリコンウェーハを、縦型抵抗加熱炉内に
おいて６００℃の温度で６時間、乾燥酸素雰囲気中に保
持する。その後、厚さ３μｍ、ボロン濃度２×１０15at
oms ／ｃｍ3 のシリコン単結晶層を、トリクロルシラン
（ＳｉＨＣｌ3 ）を原料ガスとして用いて１１５０℃で
エピタキシャル成長させる。このウェーハをデバイス製
造用の基板として使用する。
【００５６】第５の実施例に係るウェーハは以下のよう
に作製した。ボロンを１×１０19atoms ／ｃｍ3 、酸素
を１．０×１０18atoms ／ｃｍ3 含有するシリコンウェ
ーハに多結晶シリコンを減圧ＣＶＤ法で厚さ２μｍに成
長させる。温度は約６２０℃、原料ガスはシラン（Ｓｉ
Ｈ4 ）である。ウェーハの一方の面のみ化学的機械研磨
により多結晶シリコン層とその下の単結晶シリコン層の
一部を除去し、鏡面を形成する。このウェーハをデバイ
ス製造用の基板として使用する。
に作製した。ボロンを１×１０19atoms ／ｃｍ3 、酸素
を１．０×１０18atoms ／ｃｍ3 含有するシリコンウェ
ーハに多結晶シリコンを減圧ＣＶＤ法で厚さ２μｍに成
長させる。温度は約６２０℃、原料ガスはシラン（Ｓｉ
Ｈ4 ）である。ウェーハの一方の面のみ化学的機械研磨
により多結晶シリコン層とその下の単結晶シリコン層の
一部を除去し、鏡面を形成する。このウェーハをデバイ
ス製造用の基板として使用する。
【００５７】第６の実施例に係るウェーハは以下のよう
に作製した。ボロンを２×１０19atoms ／ｃｍ3 、酸素
を７×１０17atoms ／ｃｍ3 含有するシリコンウェーハ
上に、厚さ３μｍ、ボロン濃度２×１０15atoms ／ｃｍ
3 のシリコン層を気相中でエピタキシャル成長させる。
このウェーハを通常の抵抗加熱炉に６００℃の温度で６
時間、乾燥酸素雰囲気中に保持した後、５℃／分で１０
００℃まで昇温し、１０時間保持する。その後、８００
℃まで−１０℃／分で降温し、ウェーハを炉から取り出
す。このウェーハをデバイス製造用の基板として使用す
る。
に作製した。ボロンを２×１０19atoms ／ｃｍ3 、酸素
を７×１０17atoms ／ｃｍ3 含有するシリコンウェーハ
上に、厚さ３μｍ、ボロン濃度２×１０15atoms ／ｃｍ
3 のシリコン層を気相中でエピタキシャル成長させる。
このウェーハを通常の抵抗加熱炉に６００℃の温度で６
時間、乾燥酸素雰囲気中に保持した後、５℃／分で１０
００℃まで昇温し、１０時間保持する。その後、８００
℃まで−１０℃／分で降温し、ウェーハを炉から取り出
す。このウェーハをデバイス製造用の基板として使用す
る。
【００５８】第７の実施例に係るウェーハは以下のよう
に作製した。ボロンを１．５×１０19atoms ／ｃｍ3 含
有するシリコンウェーハ上に、厚さ２．５μｍ、ボロン
濃度２．５×１０16atoms ／ｃｍ3 含有するシリコン単
結晶層をエピタキシャル成長させたウェーハに、トレン
チキャパシタを有するＤＲＡＭを製造する工程におい
て、トレンチをＲＩＥ(Reactive Ion Etching)法により
開口した後、トレンチ内にＬＰ−ＣＶＤ法により、多結
晶シリコンを埋め込む。この工程の処理温度は、６２５
℃であり、処理時間は３時間である。この工程の後、窒
素雰囲気中に１０００℃の温度で１６時間保持する。
に作製した。ボロンを１．５×１０19atoms ／ｃｍ3 含
有するシリコンウェーハ上に、厚さ２．５μｍ、ボロン
濃度２．５×１０16atoms ／ｃｍ3 含有するシリコン単
結晶層をエピタキシャル成長させたウェーハに、トレン
チキャパシタを有するＤＲＡＭを製造する工程におい
て、トレンチをＲＩＥ(Reactive Ion Etching)法により
開口した後、トレンチ内にＬＰ−ＣＶＤ法により、多結
晶シリコンを埋め込む。この工程の処理温度は、６２５
℃であり、処理時間は３時間である。この工程の後、窒
素雰囲気中に１０００℃の温度で１６時間保持する。
【００５９】第８の実施例に係るウェーハは以下のよう
に作製した。ボロンを１×１０19atoms ／ｃｍ3 含有す
るシリコンウェーハ上に、厚さ２．５μｍ、リン濃度１
×１０15atoms ／ｃｍ3 のシリコン単結晶層を気相中で
エピタキシャル成長法により形成する。このウェーハを
通常の抵抗加熱炉に６００℃の温度で６時間、乾燥酸素
雰囲気中に保持した後、５℃／分で１０００℃まで昇温
し、１０時間保持する。その後、８００℃まで−１０℃
／分で降温し、ウェーハを炉から取り出す。このウェー
ハをデバイス製造用の基板として使用する。
に作製した。ボロンを１×１０19atoms ／ｃｍ3 含有す
るシリコンウェーハ上に、厚さ２．５μｍ、リン濃度１
×１０15atoms ／ｃｍ3 のシリコン単結晶層を気相中で
エピタキシャル成長法により形成する。このウェーハを
通常の抵抗加熱炉に６００℃の温度で６時間、乾燥酸素
雰囲気中に保持した後、５℃／分で１０００℃まで昇温
し、１０時間保持する。その後、８００℃まで−１０℃
／分で降温し、ウェーハを炉から取り出す。このウェー
ハをデバイス製造用の基板として使用する。
【００６０】以上の各実施例においては、上述したよう
に、低温熱処理の温度領域は図６に示すようにＢＭＤを
高密度に形成するため、およそ４５０〜７５０℃である
必要がある。また、低温熱処理時間は、図１０に示すよ
うに十分なＤＺ深さを得るためには３時間以上であるこ
とが望ましい。
に、低温熱処理の温度領域は図６に示すようにＢＭＤを
高密度に形成するため、およそ４５０〜７５０℃である
必要がある。また、低温熱処理時間は、図１０に示すよ
うに十分なＤＺ深さを得るためには３時間以上であるこ
とが望ましい。
【００６１】なお、以上の各実施例におけるおよそ４５
０〜７５０℃での熱処理の雰囲気は、酸素以外にも窒
素、水素、アルゴンあるいはこれらの混合ガスを用いて
も同様の効果が得られる。すなわち、温度条件が本発明
の条件に適合していれば、低温熱処理時の雰囲気として
用いる気体の種類は特に限定されない。また、第５の実
施例のように、多結晶シリコン層を堆積させるような工
程でも、原料ガスの種類にかかわらず、温度と時間の条
件が満たされていれば同様の効果が得られる。
０〜７５０℃での熱処理の雰囲気は、酸素以外にも窒
素、水素、アルゴンあるいはこれらの混合ガスを用いて
も同様の効果が得られる。すなわち、温度条件が本発明
の条件に適合していれば、低温熱処理時の雰囲気として
用いる気体の種類は特に限定されない。また、第５の実
施例のように、多結晶シリコン層を堆積させるような工
程でも、原料ガスの種類にかかわらず、温度と時間の条
件が満たされていれば同様の効果が得られる。
【００６２】以上の各実施例で製造した、ボロン濃度が
１０16〜１０21atoms ／ｃｍ3 の領域に含まれるシリコ
ン単結晶基板を用いて半導体装置を製造した場合に、Ｂ
ＭＤ密度及びＤＺ深さがどの程度のものとなるかを予測
するための半導体基板の検査方法を実施するためには、
酸素析出核形成のためのおよそ４５０〜７５０℃の温度
範囲の低温熱処理及び酸素析出核の成長とＤＺ形成とを
兼ねたおよそ９００〜１１００℃の温度範囲の中温熱処
理を行った後、酸素析出物の密度を測定する必要があ
る。このとき、上述のように、酸素拡散による酸素深さ
分布と中温熱処理によりＤＺ深さが決まるため、およそ
９００℃以上の熱処理がＤＺ形成に関与する。このため
半導体装置の製造工程において形成されるＤＺ深さをよ
り正確に予測するためには、半導体装置製造工程での熱
履歴を正確に模擬する必要がある。
１０16〜１０21atoms ／ｃｍ3 の領域に含まれるシリコ
ン単結晶基板を用いて半導体装置を製造した場合に、Ｂ
ＭＤ密度及びＤＺ深さがどの程度のものとなるかを予測
するための半導体基板の検査方法を実施するためには、
酸素析出核形成のためのおよそ４５０〜７５０℃の温度
範囲の低温熱処理及び酸素析出核の成長とＤＺ形成とを
兼ねたおよそ９００〜１１００℃の温度範囲の中温熱処
理を行った後、酸素析出物の密度を測定する必要があ
る。このとき、上述のように、酸素拡散による酸素深さ
分布と中温熱処理によりＤＺ深さが決まるため、およそ
９００℃以上の熱処理がＤＺ形成に関与する。このため
半導体装置の製造工程において形成されるＤＺ深さをよ
り正確に予測するためには、半導体装置製造工程での熱
履歴を正確に模擬する必要がある。
【００６３】具体的には、第１及び第２の熱処理工程並
びに完成後の半導体基板を用いた半導体装置製造工程中
におけるすべての熱処理工程による酸素拡散深さが、必
要とされる無欠陥層深さを確保できるものとなるよう
に、中温熱処理時間を設定すればよい。温度Ｔ1 ，Ｔ2
，…，Ｔn においてそれぞれ時間ｔ1 ，ｔ2 ，…，ｔn
の熱処理を行ったときの拡散深さＬは、それぞれの温度
におけるシリコン中での酸素の拡散係数をＤ1 ，Ｄ2 ，
…，Ｄn としたとき、Ｌ＝（Ｄ1 ｔ1 ＋Ｄ2 ｔ2…＋Ｄn
ｔn ）1/2 で求められる。
びに完成後の半導体基板を用いた半導体装置製造工程中
におけるすべての熱処理工程による酸素拡散深さが、必
要とされる無欠陥層深さを確保できるものとなるよう
に、中温熱処理時間を設定すればよい。温度Ｔ1 ，Ｔ2
，…，Ｔn においてそれぞれ時間ｔ1 ，ｔ2 ，…，ｔn
の熱処理を行ったときの拡散深さＬは、それぞれの温度
におけるシリコン中での酸素の拡散係数をＤ1 ，Ｄ2 ，
…，Ｄn としたとき、Ｌ＝（Ｄ1 ｔ1 ＋Ｄ2 ｔ2…＋Ｄn
ｔn ）1/2 で求められる。
【００６４】実際に、本発明の基板を６４Ｍ ＤＲＡＭ
に用いた場合、１０００℃熱処理時間は３．５時間、１
０５０℃熱処理時間は２．５時間とした。１０００℃未
満の熱処理も行ったが、実質的に拡散深さへの影響はほ
とんど無視できるため、計算上は省略した。酸素の拡散
係数はＭｉｋｋｅｌｓａｎらの値（１０００℃において
１．５６×１０-11 ｃｍ2 sec-1，１０５０℃において
３．６３×１０-11 ｃｍ2 sec-1）を用いた。その結
果、この６４Ｍ ＤＲＡＭの製造工程における酸素の拡
散深さは７．２μｍとなり、これと同じ拡散深さを１０
００℃熱処理で確保するためには、９．３時間の熱処理
時間を設定するとよいことが分かる。第１の実施例で述
べた処理を施した半導体基板に６００℃の温度で３時間
の熱処理後、１０００℃の温度で９．３時間の熱処理を
行なったものと、その基板を用いて製造したＤＲＡＭの
ＤＺ深さを透過型電子顕微鏡を用いて評価したところ、
それぞれ１０．５μｍ、１０．２μｍと相互に良く一致
しており、エピタキシャル成長させたシリコン単結晶層
の厚さ２．５μｍ及び測定誤差等を考慮すると、計算よ
り求めた酸素拡散深さ７．２μｍともほぼ一致してい
た。
に用いた場合、１０００℃熱処理時間は３．５時間、１
０５０℃熱処理時間は２．５時間とした。１０００℃未
満の熱処理も行ったが、実質的に拡散深さへの影響はほ
とんど無視できるため、計算上は省略した。酸素の拡散
係数はＭｉｋｋｅｌｓａｎらの値（１０００℃において
１．５６×１０-11 ｃｍ2 sec-1，１０５０℃において
３．６３×１０-11 ｃｍ2 sec-1）を用いた。その結
果、この６４Ｍ ＤＲＡＭの製造工程における酸素の拡
散深さは７．２μｍとなり、これと同じ拡散深さを１０
００℃熱処理で確保するためには、９．３時間の熱処理
時間を設定するとよいことが分かる。第１の実施例で述
べた処理を施した半導体基板に６００℃の温度で３時間
の熱処理後、１０００℃の温度で９．３時間の熱処理を
行なったものと、その基板を用いて製造したＤＲＡＭの
ＤＺ深さを透過型電子顕微鏡を用いて評価したところ、
それぞれ１０．５μｍ、１０．２μｍと相互に良く一致
しており、エピタキシャル成長させたシリコン単結晶層
の厚さ２．５μｍ及び測定誤差等を考慮すると、計算よ
り求めた酸素拡散深さ７．２μｍともほぼ一致してい
た。
【００６５】以上説明した各実施例、実験結果等からも
明らかなように、本発明に係る半導体基板の製造方法に
より、ｐ ｏｎ ｐ+ 構造またはｎ ｏｎ ｐ+ 構造を
有するシリコンウェーハにおいて、素子が形成される領
域を無欠陥層とすることが可能である。その半導体基板
を用いた半導体装置の一実施例を以下のように作製し
た。
明らかなように、本発明に係る半導体基板の製造方法に
より、ｐ ｏｎ ｐ+ 構造またはｎ ｏｎ ｐ+ 構造を
有するシリコンウェーハにおいて、素子が形成される領
域を無欠陥層とすることが可能である。その半導体基板
を用いた半導体装置の一実施例を以下のように作製し
た。
【００６６】ボロンを２×１０19atoms ／ｃｍ3 、酸素
を７×１０17atoms ／ｃｍ3 含有するシリコンウェーハ
上に、厚さ２．５μｍ、ボロン濃度２×１０15atoms ／
ｃｍ3 のシリコン層を気相中でエピタキシャル成長させ
る。このウェーハを通常の抵抗加熱炉に６００℃の温度
で６時間、乾燥酸素雰囲気中に保持した後、５℃／分で
１０００℃まで昇温し、１０時間保持する。８００℃ま
で−１０℃／分で降温し、ウェーハを炉から取り出す。
このウェーハを深さ７．５μｍのトレンチキャパシタを
有するＤＲＡＭ製造用の基板として使用する。
を７×１０17atoms ／ｃｍ3 含有するシリコンウェーハ
上に、厚さ２．５μｍ、ボロン濃度２×１０15atoms ／
ｃｍ3 のシリコン層を気相中でエピタキシャル成長させ
る。このウェーハを通常の抵抗加熱炉に６００℃の温度
で６時間、乾燥酸素雰囲気中に保持した後、５℃／分で
１０００℃まで昇温し、１０時間保持する。８００℃ま
で−１０℃／分で降温し、ウェーハを炉から取り出す。
このウェーハを深さ７．５μｍのトレンチキャパシタを
有するＤＲＡＭ製造用の基板として使用する。
【００６７】図２（ａ）は、本発明に係る半導体基板の
製造方法により製造したＤＲＡＭの断面図、図２（ｂ）
は従来の製造方法により製造したＤＲＡＭの断面図であ
る。ともに、半導体基板は、ｐ+ ウェーハ９上に単結晶
シリコン層１０をエピタキシャル成長させたものである
が、上述のように、ボロン濃度、酸素濃度、熱処理工程
等が異なっている。
製造方法により製造したＤＲＡＭの断面図、図２（ｂ）
は従来の製造方法により製造したＤＲＡＭの断面図であ
る。ともに、半導体基板は、ｐ+ ウェーハ９上に単結晶
シリコン層１０をエピタキシャル成長させたものである
が、上述のように、ボロン濃度、酸素濃度、熱処理工程
等が異なっている。
【００６８】図２（ａ）においては、半導体基板中に深
さ７．５μｍのトレンチキャパシタ１１を有するＤＲＡ
Ｍの断面構造を示しており、素子形成領域にＢＭＤ１３
が存在せずＤＺ１２が形成されている。一方、図２
（ｂ）においては、本発明に係る半導体基板の製造方法
により製造したＤＲＡＭのＤＺ１２に相当する部分であ
る素子形成領域１４にも、ＢＭＤ１３が形成されてい
る。深さ１０μｍ以上の、素子形成領域外におけるＢＭ
Ｄ密度は、本発明及び従来の基板でそれぞれ５×１０10
ｃｍ-3、３×１０10ｃｍ-3とほとんど差はない。
さ７．５μｍのトレンチキャパシタ１１を有するＤＲＡ
Ｍの断面構造を示しており、素子形成領域にＢＭＤ１３
が存在せずＤＺ１２が形成されている。一方、図２
（ｂ）においては、本発明に係る半導体基板の製造方法
により製造したＤＲＡＭのＤＺ１２に相当する部分であ
る素子形成領域１４にも、ＢＭＤ１３が形成されてい
る。深さ１０μｍ以上の、素子形成領域外におけるＢＭ
Ｄ密度は、本発明及び従来の基板でそれぞれ５×１０10
ｃｍ-3、３×１０10ｃｍ-3とほとんど差はない。
【００６９】図３は、本発明及び従来のウェーハのＤＺ
深さを赤外散乱法と透過電子顕微鏡とを用いて測定した
結果を示すグラフである。従来の製造方法による半導体
基板のほとんどは、ＤＺ深さが１０μｍ以下であるのに
対し、本発明に係る半導体基板では、１０μｍ以上のＤ
Ｚ深さが確保されており、デバイスが形成される領域で
十分な無欠陥層が形成されていることが明らかである。
深さを赤外散乱法と透過電子顕微鏡とを用いて測定した
結果を示すグラフである。従来の製造方法による半導体
基板のほとんどは、ＤＺ深さが１０μｍ以下であるのに
対し、本発明に係る半導体基板では、１０μｍ以上のＤ
Ｚ深さが確保されており、デバイスが形成される領域で
十分な無欠陥層が形成されていることが明らかである。
【００７０】なお、上記第１から第７までの実施例に係
るウェーハを用いてＤＲＡＭを形成した後のＤＺ幅は、
それぞれ１２μｍ、１２μｍ、１３μｍ、１１μｍ、１
２μｍ、１３μｍ、１３μｍであった。
るウェーハを用いてＤＲＡＭを形成した後のＤＺ幅は、
それぞれ１２μｍ、１２μｍ、１３μｍ、１１μｍ、１
２μｍ、１３μｍ、１３μｍであった。
【００７１】図４は、本発明及び従来のシリコンウェー
ハに幅０．６μｍ、深さ７μｍのトレンチキャパシタを
形成し、その酸化膜耐圧を評価した結果を示すグラフで
ある。ゲート酸化膜は厚さ１０ｎｍの熱酸化膜であり、
破壊電界が８ＭＶ／ｃｍ以上のものを合格とした。結果
は図４に示すように、本発明により、酸化膜耐圧が非常
に向上していることが分かる。
ハに幅０．６μｍ、深さ７μｍのトレンチキャパシタを
形成し、その酸化膜耐圧を評価した結果を示すグラフで
ある。ゲート酸化膜は厚さ１０ｎｍの熱酸化膜であり、
破壊電界が８ＭＶ／ｃｍ以上のものを合格とした。結果
は図４に示すように、本発明により、酸化膜耐圧が非常
に向上していることが分かる。
【００７２】以上説明したように本発明に係る半導体基
板の製造方法により製造した半導体基板を用いて製造す
る半導体装置は、ＢＭＤ密度の広い範囲で素子形成領域
を無欠陥層とすることができる。
板の製造方法により製造した半導体基板を用いて製造す
る半導体装置は、ＢＭＤ密度の広い範囲で素子形成領域
を無欠陥層とすることができる。
【００７３】図５は、本発明に係る半導体基板の検査方
法によりＤＺ深さを評価し、それらの基板を用いて６４
Ｍ ＤＲＡＭを製造したときの歩留りのＤＺ深さ依存性
を示すグラフである。ＤＺ深さが狭すぎると明らかな歩
留りの低下が見られた。
法によりＤＺ深さを評価し、それらの基板を用いて６４
Ｍ ＤＲＡＭを製造したときの歩留りのＤＺ深さ依存性
を示すグラフである。ＤＺ深さが狭すぎると明らかな歩
留りの低下が見られた。
【００７４】適正なＤＺ深さはデバイスにより異なる
が、本発明を用いれば中温熱処理条件（時間、温度）だ
けでなく、低温熱処理条件（時間、温度）を変えてもＤ
Ｚ幅を変える事ができる。
が、本発明を用いれば中温熱処理条件（時間、温度）だ
けでなく、低温熱処理条件（時間、温度）を変えてもＤ
Ｚ幅を変える事ができる。
【００７５】また、トレンチ型デバイスの例を示した
が、同様の効果はスタック型デバイス、あるいはプロセ
ッサ等のトレンチ型以外のデバイスでも得られる。
が、同様の効果はスタック型デバイス、あるいはプロセ
ッサ等のトレンチ型以外のデバイスでも得られる。
【００７６】なお、本発明の第１の熱処理、及び第２の
熱処理はデバイス製造工程でも行っても良い。この場
合、第１の熱処理、第２の熱処理いずれも一つの熱工程
としてもよいし、所定のＢＭＤ密度、ＤＺ深さとなるよ
うに複数の熱工程を組み合わせても良い。また、ＤＺ形
成を直接の目的としないＣＶＤ工程、あるいは酸化工程
等の熱処理をＤＺ形成に流用してもよい。第５の実施例
でも述べたようにＤＺ形成には熱処理の温度と時間が影
響し雰囲気、被膜の影響はないため、ＣＶＤ工程でもＤ
Ｚ形成用熱工程として使用出来る。
熱処理はデバイス製造工程でも行っても良い。この場
合、第１の熱処理、第２の熱処理いずれも一つの熱工程
としてもよいし、所定のＢＭＤ密度、ＤＺ深さとなるよ
うに複数の熱工程を組み合わせても良い。また、ＤＺ形
成を直接の目的としないＣＶＤ工程、あるいは酸化工程
等の熱処理をＤＺ形成に流用してもよい。第５の実施例
でも述べたようにＤＺ形成には熱処理の温度と時間が影
響し雰囲気、被膜の影響はないため、ＣＶＤ工程でもＤ
Ｚ形成用熱工程として使用出来る。
【００７７】さらに第１のシリコン単結晶層の形成には
ＣＺ法の変形法、例えばＭＣＺ（磁界印加ＣＺ）法、Ｃ
ＣＺ（連続ＣＺ）法、ＤＬＣＺ（２層ＣＺ）法を用いる
ことができる。ＭＣＺ法においては、どのような磁界方
向、形状でも採用される。
ＣＺ法の変形法、例えばＭＣＺ（磁界印加ＣＺ）法、Ｃ
ＣＺ（連続ＣＺ）法、ＤＬＣＺ（２層ＣＺ）法を用いる
ことができる。ＭＣＺ法においては、どのような磁界方
向、形状でも採用される。
【００７８】
【発明の効果】以上の通り、本発明にかかる半導体基板
の製造方法によれば、第１の濃度のボロンを含有する領
域を有するシリコン単結晶に対し、酸素析出核を析出さ
せ、あるいは該酸素析出核から酸素析出物を成長させる
第１の熱処理工程と、この第１の熱処理工程における温
度よりも高く、前記酸素析出核あるいは該析出核が成長
した酸素析出物が縮小するのに十分高く、ボロン再分布
が素子特性に影響を与えない程度に十分低い範囲内の温
度で加熱処理を行い、前記一主面側の所定領域内に無欠
陥層を所定深さで形成する第２の熱処理工程とを備えて
いるので、ｐ+ ウェーハを用いて半導体装置を製造する
場合に、高温熱処理過程を回避しつつデバイス特性への
悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を有
する半導体基板を製造することができる。
の製造方法によれば、第１の濃度のボロンを含有する領
域を有するシリコン単結晶に対し、酸素析出核を析出さ
せ、あるいは該酸素析出核から酸素析出物を成長させる
第１の熱処理工程と、この第１の熱処理工程における温
度よりも高く、前記酸素析出核あるいは該析出核が成長
した酸素析出物が縮小するのに十分高く、ボロン再分布
が素子特性に影響を与えない程度に十分低い範囲内の温
度で加熱処理を行い、前記一主面側の所定領域内に無欠
陥層を所定深さで形成する第２の熱処理工程とを備えて
いるので、ｐ+ ウェーハを用いて半導体装置を製造する
場合に、高温熱処理過程を回避しつつデバイス特性への
悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を有
する半導体基板を製造することができる。
【００７９】この方法は第２のシリコン単結晶層の形成
工程を備えたｐ ｏｎ ｐ+ エピウェーハにも適用で
き、同様に高温熱処理過程を回避しつつデバイス特性へ
の悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を
有する半導体基板を製造することができる。
工程を備えたｐ ｏｎ ｐ+ エピウェーハにも適用で
き、同様に高温熱処理過程を回避しつつデバイス特性へ
の悪影響を防止するに十分な深さの無欠陥層（ＤＺ）を
有する半導体基板を製造することができる。
【００８０】また、本発明にかかる半導体基板の検査方
法によれば、第２の熱処理工程後に、前記シリコン単結
晶中に析出した酸素析出核のうち酸素析出物に成長した
ものの密度を測定する測定工程とを備えているので、第
２の熱処理工程の時間を正確に設定することができる。
法によれば、第２の熱処理工程後に、前記シリコン単結
晶中に析出した酸素析出核のうち酸素析出物に成長した
ものの密度を測定する測定工程とを備えているので、第
２の熱処理工程の時間を正確に設定することができる。
【図１】本発明に係る半導体基板の製造方法による製造
過程を模式的に表した説明図である。
過程を模式的に表した説明図である。
【図２】（ａ）は本発明に係る半導体基板の製造方法に
より製造したＤＲＡＭの断面図、（ｂ）は従来の製造方
法により製造したＤＲＡＭの断面図である。
より製造したＤＲＡＭの断面図、（ｂ）は従来の製造方
法により製造したＤＲＡＭの断面図である。
【図３】本発明及び従来の半導体基板のＤＺ深さを赤外
散乱法と透過電子顕微鏡とを用いて測定した結果を示す
グラフである。
散乱法と透過電子顕微鏡とを用いて測定した結果を示す
グラフである。
【図４】本発明及び従来の半導体基板にトレンチキャパ
シタを形成し、その酸化膜耐圧を評価した結果を示すグ
ラフである。
シタを形成し、その酸化膜耐圧を評価した結果を示すグ
ラフである。
【図５】本発明に係る半導体基板を用いて製造したＤＲ
ＡＭの歩留りのＤＺ深さ依存性を示すグラフである。
ＡＭの歩留りのＤＺ深さ依存性を示すグラフである。
【図６】２段階熱処理を施した場合における半導体基板
中のＢＭＤ密度の低温熱処理温度依存性を示すグラフで
ある。
中のＢＭＤ密度の低温熱処理温度依存性を示すグラフで
ある。
【図７】２段階熱処理を施した場合において、低温熱処
理時間を一定にした場合における中温熱処理時間とＢＭ
Ｄ密度との関係を示すグラフである。
理時間を一定にした場合における中温熱処理時間とＢＭ
Ｄ密度との関係を示すグラフである。
【図８】２段階熱処理を施した場合において、低温熱処
理時間を一定にした場合における中温熱処理時間とＤＺ
深さとの関係をそれぞれ示すグラフである。
理時間を一定にした場合における中温熱処理時間とＤＺ
深さとの関係をそれぞれ示すグラフである。
【図９】２段階熱処理を施した場合において、中温熱処
理時間を一定にした場合における低温熱処理時間とＢＭ
Ｄ密度との関係を示すグラフである。
理時間を一定にした場合における低温熱処理時間とＢＭ
Ｄ密度との関係を示すグラフである。
【図１０】２段階熱処理を施した場合において、中温熱
処理時間を一定にした場合における低温熱処理時間とＤ
Ｚ深さとの関係を示すグラフである。
処理時間を一定にした場合における低温熱処理時間とＤ
Ｚ深さとの関係を示すグラフである。
【図１１】ＤＺ深さのボロン濃度依存性を示すグラフで
ある。
ある。
【図１２】ＤＺ深さの低温熱処理温度依存性を示すグラ
フである。
フである。
【図１３】ＤＺ深さの低温熱処理温度依存性を示すグラ
フである。
フである。
【図１４】ＢＭＤ密度のボロン濃度依存性を示すグラフ
である。
である。
１ Ｐ+ ウェーハ ２ 酸素析出核 ３ 酸素析出物（ＢＭＤ） ４ 無欠陥層（ＤＺ） ９ 高濃度ボロン含有シリコン単結晶 １０ 単結晶シリコン層 １１ トレンチキャパシタ １２ ＤＺ １３ ＢＭＤ １４ 素子形成領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 忠 秀 福岡県北九州市小倉北区下到津１−10−１ 株式会社東芝北九州工場内 (72)発明者 沼 野 正 訓 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内 (72)発明者 佐 俣 秀 一 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内 (72)発明者 関 原 章 子 神奈川県川崎市幸区堀川町72番地 株式会 社東芝川崎事業所内 (72)発明者 秋 田 圭 子 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (20)
- 【請求項１】一主面側の所定領域内に所定値以上の第１
の濃度のボロンを含有する領域を有するシリコン単結晶
に対し、酸素析出核を析出させ、あるいは該酸素析出核
から酸素析出物を成長させる第１の熱処理工程と、 前記第１の熱処理工程における温度よりも高く、前記酸
素析出核あるいは該析出核が成長した酸素析出物が縮小
するのに十分高く、ボロン再分布が素子特性に影響を与
えない程度に十分低い範囲内の温度で加熱処理を行い、
前記一主面側の所定領域内に無欠陥層を所定深さで形成
する第２の熱処理工程とを備えた半導体基板の製造方
法。 - 【請求項２】請求項１に記載の半導体基板の製造方法に
おいて、前記第１の熱処理工程は、前記酸素析出核ある
いは該析出核が成長した酸素析出物が前記第２の熱処理
工程で縮小する程度の高濃度で析出するに十分な時間行
われることを特徴とする半導体基板の製造方法。 - 【請求項３】請求項２に記載の半導体基板の製造方法に
おいて、前記第２の熱処理工程は、前記酸素析出核ある
いは該析出核が成長した酸素析出物が縮小するのに必要
かつ十分な時間行われることを特徴とする半導体基板の
製造方法。 - 【請求項４】請求項１に記載の半導体基板の製造方法に
おいて、前記第１の熱処理工程後に、前記シリコン単結
晶からなる基板の前記所定領域が存在する側の面上に、
前記第１の濃度よりも低い第２の濃度でボロンを含有す
る第２の単結晶シリコン層を形成する単結晶シリコン層
形成工程をさらに備えたことを特徴とする半導体基板の
製造方法。 - 【請求項５】請求項４に記載の半導体基板の製造方法に
おいて、前記第２の単結晶シリコン層はエピタキシャル
成長法により形成されることを特徴とする半導体基板の
製造方法。 - 【請求項６】請求項４に記載の半導体基板の製造方法に
おいて、前記第１の熱処理工程後、前記第２の単結晶シ
リコン層形成工程前に、前記第２の熱処理工程が行われ
ることを特徴とする半導体基板の製造方法。 - 【請求項７】請求項６に記載の半導体基板の製造方法に
おいて、前記第２の熱処理工程は、前記酸素析出核が縮
小するのに必要かつ十分な時間以上の時間行われること
を特徴とする半導体基板の製造方法。 - 【請求項８】請求項１に記載の半導体基板の製造方法に
おいて、前記酸素析出核が析出し、あるいは該酸素析出
核から酸素析出物が成長する領域は素子形成領域を含む
領域であり、 前記第１及び第２の熱処理工程並びに完成後の半導体基
板を用いた半導体装置製造工程中におけるすべての熱処
理工程による酸素拡散深さが、必要とされる無欠陥層深
さを確保できるように、前記第２の熱処理工程の時間を
設定するようにしたことを特徴とする半導体基板の製造
方法。 - 【請求項９】一主面側の所定領域内に所定値以上の第１
の濃度のボロンを含有する領域を有するシリコン単結晶
板の前記一主面上に前記第１の濃度よりも低い第２の濃
度のボロンを含有するシリコン単結晶層を形成する工程
と、 前記領域内に酸素析出核を析出させ、あるいは該酸素析
出核から酸素析出物を成長させる第１の熱処理工程とを
備え、前記一主面側の所定領域内に無欠陥層を所定深さ
で形成するようにした半導体基板の製造方法。 - 【請求項１０】請求項９に記載の半導体基板の製造方法
において、前記シリコン単結晶層形成工程は、エピタキ
シャル成長法による形成工程であることを特徴とする半
導体基板の製造方法。 - 【請求項１１】ボロン濃度が１０18atoms ／ｃｍ3 以上
である領域を含むシリコン単結晶に、４５０〜７５０℃
の温度領域で熱処理を行う第１の熱処理工程と、 前記第１の熱処理工程後に、９００〜１１００℃の温度
領域で熱処理を行う第２の熱処理工程を備えたことを特
徴とする半導体基板の製造方法。 - 【請求項１２】ボロン濃度が１０18atoms ／ｃｍ3 以上
である第１のシリコン単結晶層上に、第２のシリコン単
結晶層を形成するシリコン単結晶層形成工程と、 前記第１及び第２のシリコン単結晶層からなるシリコン
単結晶に、４５０〜７５０℃の温度領域で熱処理を行う
第１の熱処理工程と、 前記第１の熱処理工程後に、９００〜１１００℃の温度
領域で熱処理を行う第２の熱処理工程を備えたことを特
徴とする半導体基板の製造方法。 - 【請求項１３】請求項１２に記載の半導体基板の製造方
法において、前記第１のシリコン単結晶層は、ＣＺ（Ｃ
ｚｏｃｈｒａｌｓｋｉ）法あるいはその変形法により形
成された単結晶シリコンから切り出された基板であり、
前記第２のシリコン単結晶層形成工程は、エピタキシャ
ル成長法による形成工程であることを特徴とする半導体
基板の製造方法。 - 【請求項１４】ボロン濃度が１０18atoms ／ｃｍ3 以上
である領域を含むシリコン単結晶板に、４５０〜７５０
℃の温度領域で熱処理を行う第１の熱処理工程と、 前記シリコン単結晶上に、エピタキシャル成長法により
シリコン単結晶層を形成するシリコン単結晶層形成工程
と、 ９００〜１１００℃の温度領域で熱処理を行う第２の熱
処理工程を備えたことを特徴とする半導体基板の製造方
法。 - 【請求項１５】ボロン濃度が１０18atoms ／ｃｍ3 以上
である領域を含むシリコン単結晶板に、４５０〜７５０
℃の温度領域で熱処理を行う第１の熱処理工程と、 前記シリコン単結晶板に、９００〜１１００℃の温度領
域で熱処理を行う第２の熱処理工程と、 前記シリコン単結晶上に、エピタキシャル成長法により
シリコン単結晶層を形成するシリコン単結晶層形成工程
をと備えたことを特徴とする半導体基板の製造方法。 - 【請求項１６】ボロン濃度が１０18atoms ／ｃｍ3 以上
である領域を含むシリコン単結晶板に、エピタキシャル
成長法によりシリコン単結晶層を形成するシリコン単結
晶層形成工程と、 前記シリコン単結晶板及び前記シリコン単結晶層に、４
５０〜７５０℃の温度領域で熱処理を行う第１の熱処理
工程と、 前記シリコン単結晶板及び前記シリコン単結晶層に、９
００〜１１００℃の温度領域で熱処理を行う第２の熱処
理工程を備えたことを特徴とする半導体基板の製造方
法。 - 【請求項１７】一主面側の所定領域内に所定値以上の第
１の濃度のボロンを含有するシリコン単結晶に対し、酸
素析出核を析出させ、あるいは該酸素析出核から酸素析
出物を成長させる第１の熱処理工程と、 前記第１の熱処理工程よりも高温で、前記酸素析出核あ
るいは該析出核が成長した酸素析出物が縮小するに必要
かつ十分な高温かつボロン再分布が素子特性に影響を与
えない程度の範囲内の温度で加熱処理を行う第２の熱処
理工程と、 前記第２の熱処理工程後に、前記シリコン単結晶中に析
出した酸素析出核のうち酸素析出物に成長したものの密
度を測定する測定工程とを備えた半導体基板の検査方
法。 - 【請求項１８】請求項１７に記載の半導体基板の検査方
法において、前記第１及び第２の熱処理工程並びに素子
完成後の半導体基板を用いた半導体装置製造工程中にお
けるすべての熱処理工程による酸素拡散深さが、必要と
される無欠陥層深さを確保できるものとなるように、前
記第２の熱処理工程の時間を設定することを特徴とする
半導体基板の検査方法。 - 【請求項１９】ボロン濃度が１０18atoms ／ｃｍ3 以上
である領域を含むシリコン単結晶に、 ４５０〜７５０℃の温度領域で熱処理を行う第１の熱処
理工程と、 前記シリコン単結晶に、９００〜１１００℃の温度領域
で熱処理を行う第２の熱処理工程と、 前記シリコン単結晶中の酸素析出物密度を測定する酸素
析出物密度測定工程とを備えたことを特徴とする半導体
基板の検査方法。 - 【請求項２０】請求項１９に記載の半導体基板の検査方
法において、前記第１及び第２の熱処理工程並びに完成
後の半導体基板を用いた半導体装置製造工程中における
すべての熱処理工程による酸素拡散深さが、必要とされ
る無欠陥層深さを確保できるように、前記第２の熱処理
工程の時間を設定することを特徴とする半導体基板の検
査方法。
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| JP8-27970 | 1996-02-15 | ||
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-
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