JPS5856462A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856462A JPS5856462A JP15527881A JP15527881A JPS5856462A JP S5856462 A JPS5856462 A JP S5856462A JP 15527881 A JP15527881 A JP 15527881A JP 15527881 A JP15527881 A JP 15527881A JP S5856462 A JPS5856462 A JP S5856462A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。詳しくは、結
晶欠陥の少ないデニエウデッドゾーン中にバイポーラ型
トランジスタを形成する半導体装置の製造方法に関する
。
晶欠陥の少ないデニエウデッドゾーン中にバイポーラ型
トランジスタを形成する半導体装置の製造方法に関する
。
引き上げ法を使用して製造されたシリコン(sl)等の
半導体基板には、多かれ少なかれ各種の不純物特に酸素
(0)が含有されている。半導体装置の製造工程には多
くの高温工程が含まれているので、これらの高温工程期
間にこれらの不純物が結晶欠陥を形成し、リーク電流の
原因ともなり半導体装置の特性を低下させる原因となる
。
半導体基板には、多かれ少なかれ各種の不純物特に酸素
(0)が含有されている。半導体装置の製造工程には多
くの高温工程が含まれているので、これらの高温工程期
間にこれらの不純物が結晶欠陥を形成し、リーク電流の
原因ともなり半導体装置の特性を低下させる原因となる
。
この欠点を解消するため、引き上げ法を使用して製造し
スライスされたシリコン(Si )%の半導体基板を1
.10060程度で一旦熱処理を実施し基板上下表面か
ら20〜30.am程度の厚さの領域から酸素(0)寺
の不純物を駆逐し、次に、650’8・〜soo@a
程度で熱処理を実施して上記の基板上下表面から20〜
307m程度の領域を除く基板中央領域に結晶欠陥核を
形成し、第3に、1,100’o 程度で再び熱処理を
実施し、前工程において形成された結晶欠陥核を結1欠
陥に成長させることとし、この成長過程に、上記の基板
上下表面から20〜30、mm程度の領域に残存する不
純物を上記の中央領域に吸収する、いわゆるゲッター効
果を利用して、基板上下表面から20〜3ofrrL程
度の領域に無欠陥領域すなわちデニ鼻つデッドゾーンを
itし、このデニ五つデッドゾーンに素子を形成する技
術が開発された。
スライスされたシリコン(Si )%の半導体基板を1
.10060程度で一旦熱処理を実施し基板上下表面か
ら20〜30.am程度の厚さの領域から酸素(0)寺
の不純物を駆逐し、次に、650’8・〜soo@a
程度で熱処理を実施して上記の基板上下表面から20〜
307m程度の領域を除く基板中央領域に結晶欠陥核を
形成し、第3に、1,100’o 程度で再び熱処理を
実施し、前工程において形成された結晶欠陥核を結1欠
陥に成長させることとし、この成長過程に、上記の基板
上下表面から20〜30、mm程度の領域に残存する不
純物を上記の中央領域に吸収する、いわゆるゲッター効
果を利用して、基板上下表面から20〜3ofrrL程
度の領域に無欠陥領域すなわちデニ鼻つデッドゾーンを
itし、このデニ五つデッドゾーンに素子を形成する技
術が開発された。
この技術を利用したバイポーラ型トランジスタの製造方
法として、次の二つの方法が提案されている。
法として、次の二つの方法が提案されている。
第1Q方法は、引き上げ法を使用して製造されたシリコ
ン(Sl)等の半導体基板に65060〜80060程
度で熱処理を施して基板の表面近傍まで結晶欠陥を形成
しておき、その上に、基板と同一導電型の半導体単結晶
層をエピタキシャル成長させた後、反対導電型の埋没拡
散層を一形成し、その上に基板とは反対導電型の半導体
単結晶層をエピタキシャル成長させ、この最上層として
形成された半導体単結晶層中に素子を形成する方法であ
るが、基板と同一導電型の半導体単結晶層を形成する前
にすでに基板表面に結晶欠陥が存在するため、この単結
晶層は基板の結晶欠陥を引き継ぎ、結晶欠陥を含んだも
のとなる。更に、この結晶欠陥は最上層の単結晶層にも
引き継がれ、反対導電型の最上層の単結晶層の一部又は
全部が結晶欠陥を含んだものとなり、必ずしも、所期の
目的を達しないという欠点がある。
ン(Sl)等の半導体基板に65060〜80060程
度で熱処理を施して基板の表面近傍まで結晶欠陥を形成
しておき、その上に、基板と同一導電型の半導体単結晶
層をエピタキシャル成長させた後、反対導電型の埋没拡
散層を一形成し、その上に基板とは反対導電型の半導体
単結晶層をエピタキシャル成長させ、この最上層として
形成された半導体単結晶層中に素子を形成する方法であ
るが、基板と同一導電型の半導体単結晶層を形成する前
にすでに基板表面に結晶欠陥が存在するため、この単結
晶層は基板の結晶欠陥を引き継ぎ、結晶欠陥を含んだも
のとなる。更に、この結晶欠陥は最上層の単結晶層にも
引き継がれ、反対導電型の最上層の単結晶層の一部又は
全部が結晶欠陥を含んだものとなり、必ずしも、所期の
目的を達しないという欠点がある。
第2の方法は、不純物特に酸素(0)等を比較的多量に
例えば10/cd程度に含有し、結晶欠陥の発生しやす
い基板に、まず、基板とは反対の導電型の不純物を高濃
度に導入して埋没拡散層を形成し、その上に基板とは反
対の導電型の半導体単結晶層をエピタキシャル成長させ
ることとし、この高温のエピタキシャル成長工程中、又
はその後別個になされる熱処理工程において、基板中に
結晶欠陥を成長させ、この成長過程に、エピタキシャル
単結晶層から不純物を吸収して、基板とは反対の導電型
のエピタキシャル単結晶層中にデニュウデッドゾーンを
形成し、このデニ晶つデッドゾーン中に素子を形成する
方法であるが、結晶欠陥を多く含んだ基板と埋没拡散層
との間のp−n接合が不完全となりやすく、この領域に
リーク電流が発生しやすいという欠点がある。
例えば10/cd程度に含有し、結晶欠陥の発生しやす
い基板に、まず、基板とは反対の導電型の不純物を高濃
度に導入して埋没拡散層を形成し、その上に基板とは反
対の導電型の半導体単結晶層をエピタキシャル成長させ
ることとし、この高温のエピタキシャル成長工程中、又
はその後別個になされる熱処理工程において、基板中に
結晶欠陥を成長させ、この成長過程に、エピタキシャル
単結晶層から不純物を吸収して、基板とは反対の導電型
のエピタキシャル単結晶層中にデニュウデッドゾーンを
形成し、このデニ晶つデッドゾーン中に素子を形成する
方法であるが、結晶欠陥を多く含んだ基板と埋没拡散層
との間のp−n接合が不完全となりやすく、この領域に
リーク電流が発生しやすいという欠点がある。
以上述べたいずれの方法も、バイポーラ型トランジスタ
の製造方法としては満足しうるちのではなく、改良の余
地を残すものであり、デニエウデッドゾーンにバイポー
ラ型トランジスタを形成する半導体装置の製造方法の開
発が望まれていた。
の製造方法としては満足しうるちのではなく、改良の余
地を残すものであり、デニエウデッドゾーンにバイポー
ラ型トランジスタを形成する半導体装置の製造方法の開
発が望まれていた。
本発明の目的は、この要請にこたえるものであり、デニ
エウデッドゾーン中にバイポーラ型トランジスタを形成
する半導体装置の製造方法を提供することにある。
エウデッドゾーン中にバイポーラ型トランジスタを形成
する半導体装置の製造方法を提供することにある。
その要旨は、←)引き上げ法を使用して製造され酸素(
0)等の不純物を含有している一導電型の半導体基板上
に、これと同一導電型(例えば1015/cr/を程度
の中程度濃度)の同一の半導体よりなる単結晶層(第1
層)を厚さ数、xm程度にエピタキシャル成長させ、←
)この基板に650@0〜800’aの低温熱処理を施
して、引き上げ法を使用して製造され酸素(0)等の不
純物を含有している基板中に結晶欠陥核を発生させ、(
へ)埋没拡散層領域上を除いて二酸化シリコン(5in
2)等の層よりなるマスクを形成し、このマスクを使用
して基板と反対の導電型の不純物を高濃度に導入して、
基板不純物を打ち消して高濃度(例えば1.0 /cr
/l)の埋没拡散層を形成し、使用済みのマスク層を除
去した後、基板とは反対の導電型の半導体単結晶層(第
2層)を数71’mの厚さにエピタキシャル成長させ、
こノエビタキシャル成長を1,200@O程度の高温工
程でなしてこの高温工程期間中に、さきに(ロ)の工程
において当初の基板中に発生させておいた結晶欠陥核を
結晶欠陥に成長させ、この成長過程において、エピタキ
シャル成長した半導体単結晶層中の不純物を当初の基板
中に吸収してエピタキシャル成長した半導体単結晶層特
に第2層中にデニーウデッドゾーンを形成し、(ホ)こ
のデニエウデッドゾーン中に従来の方法と同様の方決を
使用して、バイポーラトランジスタを製造することにあ
る0なお肩第2層のエピタキシャル成長工程が1.10
0°C未満の工程である場合は、この程度の温度の熱処
理工程が追加的に必要となることは言うまでもない。
0)等の不純物を含有している一導電型の半導体基板上
に、これと同一導電型(例えば1015/cr/を程度
の中程度濃度)の同一の半導体よりなる単結晶層(第1
層)を厚さ数、xm程度にエピタキシャル成長させ、←
)この基板に650@0〜800’aの低温熱処理を施
して、引き上げ法を使用して製造され酸素(0)等の不
純物を含有している基板中に結晶欠陥核を発生させ、(
へ)埋没拡散層領域上を除いて二酸化シリコン(5in
2)等の層よりなるマスクを形成し、このマスクを使用
して基板と反対の導電型の不純物を高濃度に導入して、
基板不純物を打ち消して高濃度(例えば1.0 /cr
/l)の埋没拡散層を形成し、使用済みのマスク層を除
去した後、基板とは反対の導電型の半導体単結晶層(第
2層)を数71’mの厚さにエピタキシャル成長させ、
こノエビタキシャル成長を1,200@O程度の高温工
程でなしてこの高温工程期間中に、さきに(ロ)の工程
において当初の基板中に発生させておいた結晶欠陥核を
結晶欠陥に成長させ、この成長過程において、エピタキ
シャル成長した半導体単結晶層中の不純物を当初の基板
中に吸収してエピタキシャル成長した半導体単結晶層特
に第2層中にデニーウデッドゾーンを形成し、(ホ)こ
のデニエウデッドゾーン中に従来の方法と同様の方決を
使用して、バイポーラトランジスタを製造することにあ
る0なお肩第2層のエピタキシャル成長工程が1.10
0°C未満の工程である場合は、この程度の温度の熱処
理工程が追加的に必要となることは言うまでもない。
以下、図面を参照しつつ、本発明の一実施例にかかる半
導体装置の製造方法について説明し、本発明の構成と特
有の効果とを明らかにする。−例として、シリコン(S
l)を使用してn−p−n型バイポーラトランジスタを
製造する方法について説明する。
導体装置の製造方法について説明し、本発明の構成と特
有の効果とを明らかにする。−例として、シリコン(S
l)を使用してn−p−n型バイポーラトランジスタを
製造する方法について説明する。
第1図参照
引き上げ法を使用して製造されたp型のシリコン(81
)基板1上にp型のシリコン(Sl)単結晶層(第1層
)2を厚さ数/ltmに気相エピタキシャル成長させる
。基板1は酸素(0)等の不純物を含有してはいるが、
何らの熱処理も施されてはいないので、第1層2の結晶
状態は良好である。
)基板1上にp型のシリコン(Sl)単結晶層(第1層
)2を厚さ数/ltmに気相エピタキシャル成長させる
。基板1は酸素(0)等の不純物を含有してはいるが、
何らの熱処理も施されてはいないので、第1層2の結晶
状態は良好である。
ここで、650°0〜800°O程度の低温処理を施す
0この工程においては、基板1中に当初から存在した酸
素(0)等の不純物が結晶欠陥核を形成する。
0この工程においては、基板1中に当初から存在した酸
素(0)等の不純物が結晶欠陥核を形成する。
第2図参照
フォトリソグラフィー法を使用して、埋没拡散層領域上
を除きその他の領域を二酸化シリコン(sloz)等の
層よりなるマスク3を形成し、このマスク6を使用して
n型の不純物を高濃度に導入して高濃度の例えば10/
i程度のn型にドープされた埋没拡散層4を形成する。
を除きその他の領域を二酸化シリコン(sloz)等の
層よりなるマスク3を形成し、このマスク6を使用して
n型の不純物を高濃度に導入して高濃度の例えば10/
i程度のn型にドープされた埋没拡散層4を形成する。
第3図参照
使用済みのマスク6を弗酸(HIF)等で溶解除去した
後n型の不純物を10/cr/i程度に、含有するシリ
コン(Sl)単結晶層(第2層)5を数、tA7flの
厚さに1,200@o程度の高温において気相エピタキ
シャル成長させる。基板1に前工程で形成された結晶欠
陥核が、この高温工程において結晶欠陥に成長するが、
ゲッタリング効果によりエピタキシャル拳結晶層2,5
中の不純物が基板1中に吸収され、エピタキシャル単結
晶層2,5特に後者中にはデニュウデッドゾーンが発生
する。
後n型の不純物を10/cr/i程度に、含有するシリ
コン(Sl)単結晶層(第2層)5を数、tA7flの
厚さに1,200@o程度の高温において気相エピタキ
シャル成長させる。基板1に前工程で形成された結晶欠
陥核が、この高温工程において結晶欠陥に成長するが、
ゲッタリング効果によりエピタキシャル拳結晶層2,5
中の不純物が基板1中に吸収され、エピタキシャル単結
晶層2,5特に後者中にはデニュウデッドゾーンが発生
する。
第4図参照
このデニ諷つデッドゾーンの中に、以下、従来の方法を
使用してバイポーラトランジスタを形tする。
使用してバイポーラトランジスタを形tする。
すなわち、基板最上層のn″″型シリコン(Sl)単結
晶層5の上表面を900〜1,000°C程度で水蒸気
酸化して厚さ05〜1.−’m程度の二酸化シリコン(
sloz)膜(図示せず)を形成し、フォトリソグラフ
ィー法を使用して素子分離領域6上から二酸化シリコン
(51o2)膜(図示せず)を除去し、ボロン(B)等
p型不純物をイオン注入して素子分離をなす。イオン注
入の条件は15Qkev、 5X10’i程度である。
晶層5の上表面を900〜1,000°C程度で水蒸気
酸化して厚さ05〜1.−’m程度の二酸化シリコン(
sloz)膜(図示せず)を形成し、フォトリソグラフ
ィー法を使用して素子分離領域6上から二酸化シリコン
(51o2)膜(図示せず)を除去し、ボロン(B)等
p型不純物をイオン注入して素子分離をなす。イオン注
入の条件は15Qkev、 5X10’i程度である。
その後窒素(N2)中テ1,150°a −c3゜分程
度ランニングする。
度ランニングする。
再びシリコン(Sl)単結晶層5の上表面を1,100
”C程度で熱酸化して素子分離領域6上に二酸化シリコ
ン(5i02 )膜(図示せず)を形成し、フォトリソ
グラフィー法を使用してベース7の領域上から二酸化シ
リコン(51oz )膜(図示せず)を除去し、ボロン
(B)等p型不純物をイオン注入する。イオン注入の条
件は100k e v、 lo /にd である。そ
の後1,000°0の窒素(N2)中で60分程度ラン
ニングを行なう0 同様ニジて、エミッタ8とフレフタ電極形成領域9とに
砒素(As )またはアンチモン(sb )等のn型不
純物を逐次イオン注入する。
”C程度で熱酸化して素子分離領域6上に二酸化シリコ
ン(5i02 )膜(図示せず)を形成し、フォトリソ
グラフィー法を使用してベース7の領域上から二酸化シ
リコン(51oz )膜(図示せず)を除去し、ボロン
(B)等p型不純物をイオン注入する。イオン注入の条
件は100k e v、 lo /にd である。そ
の後1,000°0の窒素(N2)中で60分程度ラン
ニングを行なう0 同様ニジて、エミッタ8とフレフタ電極形成領域9とに
砒素(As )またはアンチモン(sb )等のn型不
純物を逐次イオン注入する。
イオン注入工程が完了した後、マスクに使用した二酸化
シリコン(51oz )膜(図示せず)を除去した後、
化学気相成長法を使用して、良質の二酸化シリコン(5
1o2)膜10を全面に形成する0その厚さはおよそI
Jl mである。
シリコン(51oz )膜(図示せず)を除去した後、
化学気相成長法を使用して、良質の二酸化シリコン(5
1o2)膜10を全面に形成する0その厚さはおよそI
Jl mである。
活性化の熱処理は各イオン注入工程後になすことが望ま
しいが条件によっては上記の良質の二酸化シリコン(5
1o2)膜10の形成工程をもって兼ねることも可能で
ある。
しいが条件によっては上記の良質の二酸化シリコン(5
1o2)膜10の形成工程をもって兼ねることも可能で
ある。
良質の二酸化シリコン(stog )膜10にフレフタ
電極11.ベース電極12.エミッタ電極13用の窓明
けをなした後、アルミニュウム(AA! )等を蒸着又
はスパッタしてこれを/シターニングし、フレフタ電極
11.ベース電極12.エミッタ電極13と所望の配線
とを形成してバイポーラトランジスタを完成する。
電極11.ベース電極12.エミッタ電極13用の窓明
けをなした後、アルミニュウム(AA! )等を蒸着又
はスパッタしてこれを/シターニングし、フレフタ電極
11.ベース電極12.エミッタ電極13と所望の配線
とを形成してバイポーラトランジスタを完成する。
以上説明せるとおり、本発明によれば、結晶欠陥が少な
く、又、基板に対する耐圧も良好で1ノーク電流等も存
在しないデニーウデッドゾーン中にバイポーラ型Fラン
ジスタを形成する半導体装置の製造方法を提供すること
ができる。
く、又、基板に対する耐圧も良好で1ノーク電流等も存
在しないデニーウデッドゾーン中にバイポーラ型Fラン
ジスタを形成する半導体装置の製造方法を提供すること
ができる。
第1〜4図は、本発明の一実施例に係る半導体装置の製
造方法の主要工程完成後の基板断面図である。 1・・・・・・基板、 2・・・・・・第1層、 3・
・・・・・マスク、4・・・・・・埋没拡散層、 5・
・・・・・第2層、6・・・・・・素子分離領域、 7
・・・・・・ベース、8・・・・・・エミッタ、 9・
・・・・・コレクタ電極形成領域、1G・・・・・良質
の二酸化シリコン膜、11・・・・・・コレクタ電極、
12・・・・・・ペース電極、15・・・・・エミッタ
電極@ 第1図 第2図
造方法の主要工程完成後の基板断面図である。 1・・・・・・基板、 2・・・・・・第1層、 3・
・・・・・マスク、4・・・・・・埋没拡散層、 5・
・・・・・第2層、6・・・・・・素子分離領域、 7
・・・・・・ベース、8・・・・・・エミッタ、 9・
・・・・・コレクタ電極形成領域、1G・・・・・良質
の二酸化シリコン膜、11・・・・・・コレクタ電極、
12・・・・・・ペース電極、15・・・・・エミッタ
電極@ 第1図 第2図
Claims (1)
- 一導電型の半導体基板上に該基板Φ導電型と同一導電型
の半導体単結晶層(第1層)をエビ、タキシャル成長さ
せ、該基板に650°C及至800°Cの温度において
熱処理を施し、埋没拡散層領域上を除いて二酸化シリコ
ン等の層よりなるマスクを形成し、前記基板と反対導電
型の不純物を高濃度に拡散して埋没拡散層を形成し、前
記マスクを除去し、前記基板と反対導電型の半導体単結
晶層(第2層)をエピタキシャル成長させて該基板を1
,100°0程度以上の温度に曝した後、前記第2層中
に/くイボーラトランジスタを形成することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15527881A JPS5856462A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15527881A JPS5856462A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5856462A true JPS5856462A (ja) | 1983-04-04 |
Family
ID=15602400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15527881A Pending JPS5856462A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5856462A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60198735A (ja) * | 1984-03-22 | 1985-10-08 | Matsushita Electronics Corp | 半導体装置の製造方法 |
US5539245A (en) * | 1991-11-18 | 1996-07-23 | Mitsubishi Materials Silicon Corporation | Semiconductor substrate having a gettering layer |
CN100367519C (zh) * | 2003-08-12 | 2008-02-06 | 北京师范大学 | 基于区熔硅单晶的双极光晶体管及其探测方法 |
-
1981
- 1981-09-30 JP JP15527881A patent/JPS5856462A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60198735A (ja) * | 1984-03-22 | 1985-10-08 | Matsushita Electronics Corp | 半導体装置の製造方法 |
US5539245A (en) * | 1991-11-18 | 1996-07-23 | Mitsubishi Materials Silicon Corporation | Semiconductor substrate having a gettering layer |
CN100367519C (zh) * | 2003-08-12 | 2008-02-06 | 北京师范大学 | 基于区熔硅单晶的双极光晶体管及其探测方法 |
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