JPS603156A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、特に金属・合金やそれらのシリサイド等の化
合物からなる膜を含む低抵抗の電極、配線を有する半導
体装置の製造方法に関するものである。

従来例の構成とその問題点 ＩＶＩＯ８型集積回型袋積回路装置素子寸法の微細化、
高集積化に伴って、従来のｐｏｌｙ　Ｓｉによるゲート
、配線抵抗による動作速度の減少が無視てきなくなる。

このため、低抵抗のＭｏ、Ｗ等の高・慴点金属又はそれ
らのシリサイド等をゲート材料として用いることにより
、高速化できるのであるが、これらゲート材料に含有す
るアルカリイオンの様な不純物が製造工程の途中でゲー
ト絶縁膜に拡散し、テパイスの電気的特性を不安定にす
る。これを避けるためには、高融点金属やシリサイド膜
とゲート絶縁膜との間に、不純物拡散を阻止でき、安定
した電気的特性をもたらすｐｏｌｙｓｉ膜をそう人した
高融点金属−ｐｏｌｙ　Ｓｉ　、高融点金属ソリサイド
−ｐｏｌｙｓｉ二層ゲート電極にすることが一般に行な
われている。この様な二層ケートを用いるＭＯ３半導体
装置のプロセスにおいては、ゲート自体の抵抗をデバイ
ス特性に有効な値にまて下けるため、あるいはン〜ス・
ドレイン層形成のために、約１０００℃の熱処理工程を
必要とするが、この高温処理によって、ゲート電極とシ
リコン基板間のゲート絶＠嘆に著しいリークが生じ、絶
縁耐圧がほとんどない状態になるという欠点が存在する
。絶縁耐圧劣化を防止するためには従来から、二層ゲー
トの下層を構成するｐｏｌｙ　Ｓｉ膜厚を厚くする方法
がとられて来た。例えは、高融点金属がＭｏ、ゲーＦ　
Ｓ　１０２膜厚が４０　ｎ　ｍの時、ｐｏｌｙｓｉの膜
厚を３００膜ｍ以上にすれは、１０００℃、３０分の熱
処理を実施しても、耐圧がほとんど劣化しないようにで
きる。

しかしながら、Ｍｏ−ｐｏｌｙ　Ｓｉゲートのソート抵
抗を０．５Ω／口程度に保つ目的で、通常２００ｎｍ〜
３００ｎｍのＭｏ膜が使用されるので、耐圧劣化の々い
二層ゲートの膜厚は４００〜６００ｎｍ以」二になり、
従来から用いられて来たｐｏｌｙ　Ｓｉゲートの膜厚よ
り大きい値となるのである。

ゲートの膜厚が厚い場合、サイドエッチが起こり易く、
二層膜の精密な微細加工性が損なわれ、また、厚い膜厚
に帰因するゲート電極の段差によってゲート電極より上
層部に形成するアルミニウム配線の断線や、その配線を
形成するだめの異方性ドライエノチング不良による配線
間のショートが発生する確率が非常に高くなる。この様
々欠点は、集積回路の製造歩留りを大幅に下けるもので
ある。

発明の目的 本発明は、二層ゲートにおけるｐｏｌｙ　Ｓｉ層を薄く
して、ゲート電極の膜厚を減少させ、かつゲート絶縁耐
圧を劣化させない製造方法を提供することによって、上
記従来例の欠点を除去するものである。

発明の構成 本発明による二層ゲート電極の製造方法は、下層ｐｏｌ
ｙｓｉ膜の形成後、ｐｏｌｙ　Ｓｉ膜の表面層に、イオ
ン注入を行った後、高融点金属又はアルミニウムの様な
他の金属や金属シリサイド膜をｐｏｌｙ　Ｓｉ上に形成
して高温の熱処理を施すことを特徴とする。

本発明の方法は、次の様な実験事実及び考え方に礎くも
のである。すなわち、従来法で、ケート５１０２嘆厚４
０ｎｍ、面積６２５００／ｉｍ”でＭＭｏｌｏｏｎ。

ｐｏｌｙｓｉｌｏｏｎｍの二層構造のゲート電極を持つ
ＭＯＳキャパシタを製作し、９００℃、３０分の熱処理
をしだところ、ゲーＦ　５１０２膜の絶縁耐圧がほとん
どＯ■であった。このゲート電極のＭｏ膜のみをＨ２Ｏ
２で除去した後の下層ｐｏｌｙ　Ｓｉの表面には、Ｍｏ
が熱処理によって局所的に侵入した孔が見られた。さら
にｐｏｌｙ　Ｓｉ層、ゲートＳ　ｚ　０２膜をも除去し
た後の半導体基板にも、ＭＯがゲートＳ　１０２を局所
的に通過し、侵入した小孔が多数見られた。

この様に、ゲートＳ　１０２膜の耐圧劣化は、響Ｏとｐ
ｏｌｙｓｉとが局所的に急激に相互拡散し、ゲート５１
０２１１＠をつきぬけて基板に到達することによって起
こると考えられる。従って、耐圧劣化を防ぐためには、
ＭＯとｐｏｌｙ　Ｓｉとを界面で均一に相互拡散させ、
ＭＯが急激に基板に達しないようにすれはよい。ｐｏｌ
ｙｓｉ膜の表面に均一な格子欠陥層をつくれば、ＭＯの
様な金属とｐｏｌｙｓｉは欠陥を媒介にして優先的、均
一に相互拡散する。このことは知られた事実であり、欠
陥層の形成には、イオン注入法を用いればよいのである
。

実施例の説明 第１図は、本発明の製造方法に従って、二］−ヶ板１の
表面の一部分に厚さ約７００ｎｍの５１０２膜２と、表
面の別の一部分に厚さ３５膜ｍのゲート酸化膜３を成長
させた状態にある。次にこの表面にｐｏｌｙ　Ｓｔ膜４
をＬＰＣＶＤ法等を用いて１１００ｎ堆積し、続いて、
ｐｏｃ１３の拡散源から９００℃程度の温度てｐｏｌｙ
ｓｉ４ヘリン拡散を行い、その濃度を約１×１０２０／
Ｊにする。リン拡散の後、さらに鑵６を４０ＫｅＶ　３
　Ｘ　１０１”／ｃＴ１の条件で、ｐｏｌｙ　Ｓｉ　４
の表面全面にイオンｒ１ミ入する（工程ｂ）。ｐｏｌｙ
ｓｉ表面に、Ｍｏ膜６を１１００ｎの厚さに、スパッタ
リング、真空蒸着。

ＣＶＤ法等の平膜を用いて蒸着する（工程Ｃ）。

このようにして形成したＭｏ　−ｐｏｌｙ　Ｓ　ｉ二層
膜を、Ｃｃ　１　ａ　＋　０２　＋フレオン系混合ガス
、を用いるドライエツチングで順次選択的に除去し、ゲ
ート電極としだ後、とのケート電極をマスクとして、基
板１と反対導電型となるような不純物を基板１にイオン
注入等で導入し、ソース・ドレインとなるべき領域７を
形成する（工程ｄ）。次に二層ゲートをＣＶＤＳｉ○２
膜８を形成した後、Ｍｏｌ莫６の抵抗を下けると同時に
ソース・ドレイン拡散層を形成するだめに９００℃で３
ｏ分の熱処理をする。

Ｓ　１０２１１ｋ　８及び３の一部を開口して、ソース
・ドレイン領域表面を露出させ、開口部を含む領域にＡ
ｌ／Ｓｔ電極９を設ける（工程ｅ）。

」−記実施例の方法で製造しだケート長２〜３μｍケー
ト幅４０μｍのトランジスタのうちゲート酸化膜耐圧か
５　Ｍ　Ｖ　／ａｎ以上を示したものの頻度は９９．５
％であった。これに対し従来の方法を用いて作製された
同一トランジスタにおけるゲート酸化膜の耐圧歩留りを
測定したところ約５０％であったから、本発明による製
造方法の採用によってゲート酸化膜の耐圧が大きく改善
されることは明らかである。寸だ、実施例においては、
二層ケートのｐｏｌｙ　５ｉｌｌ莫厚はｉｏｏｎｍであ
り、従来１１ＬＩ−の劣化を防止するために必要であっ
た３００ｎｍといのｊ＋ｙ４厚より、２００　ｎ　ｍ　
ｆ、ｉ、りくするこかでき、二、　１．、゛ｉゲーＩ・
の比砥抗も９００℃３０分の熱処理のために１０”””
Ω−０７１１程度になった。

第１図において、膜６をＭｏ　ＳＳｉ２２００ｎとし、
工程ｅで、１００℃、３０分の熱処理を行って製作した
Ｍｏ　Ｓ　ｉ　２−　ｐｏｌｙ　Ｓｉケートトラン／ス
タにおいても、ゲート酸化膜の耐圧歩留りを１００％に
することができた。

本発明の別の実施例を第２図に示す。

第２図は、ＭＯＳトランジスタの活性領域上にあるｐｏ
ｌｙ　Ｓｉゲートに直接アルミニウム電極のコンタクト
をとる場合に、本発明の製造方法を用いた工程断面図で
ある。工程を説明すると、半導体基体表面を被覆するＣ
　Ｖ　Ｄ　Ｓ　ｉ○２膜の一部にコンタクト窓１１．１
２を開口し、半導体基板１と反対導電型のソース・ドレ
イン領域７．およびｐｏｌｙｓｉゲート１ｏの表面を露
出させる。次にＡｒ、Ｘｅ等の不活性ガス原子を４０　
ＫｅＶ　、　３Ｘ１０１５／ａｒｔの条件で、特上ｐｏ
ｌｙ　Ｓｉゲート１０の表面層に注入する（工程ａ）。

続いて、へｌ、へｌ／Ｓｉ合金等アルミニウムを主成分
とする合金膜を１μｍの厚さに蒸着して電極９を形成し
た後、４５０’Ｃ３０分の熱処理るしてオーミックコン
タクトをとる（工程ｂ）。

従来は、第３図ａの様に、ｐｏｌｙ　Ｓｉケート１０を
厚い酸化膜２の領域に引き出し、コンタクト窓口を開口
し、アルミニウム配線９と接続していだが、ｂ（７）様
に、接続部をトランジスタの活性領域ｊ−のｐｏｌｙ　
Ｓｉに設けれはｐｏｌｙ　Ｓｉケート１０の面積が減り
素子の高密度化がはかれるという利点が存在する。しか
しｐｏｌｙ　Ｓｉ膜厚のうすい場合には従来の様に単に
コンタクト窓１２の開口後記線９を形成し４５０℃３０
分の熱処理をすると、アルミニウムとｐｏｌｙ　Ｓｉが
ゲート酸化膜上て不均一に反応し、前述の様々過程でゲ
ート酸化膜耐圧を劣化させることが実験的に示されてい
る。第２図の様な工程をとれは、上記反応が均一化され
ＩＩｉ↓ｊ１が上昇する。従って本発明はこの場合にも
有効である。

なお第１図実施例で膜６をＭｏ　、　Ｍｏ　Ｓ　ｉ　２
としたが、Ｗ、Ｔａ、Ｔｉ、ＷＳｉ２．ＴａＳｉ２．Ｔ
ｉＳｉ２等の、彎融点金、唄とそのシリサイドあるいは
アルミニウム又はその合金であってもよい。寸だ第２図
の９も高融点金属又はそのシリサイドとすることができ
る。さらに注入するイオンとしてＡｓ以外にＰ。

Ｂ　、　Ｓｂ等の様な導伝型決定不純物、Ａｒ、Ｋｒ。

Ｘｅ、Ｒｎの様な不活性ガス、半導体原子、金属原子が
可能である。

発明の効果 以上の様に本発明による製造方法においては、ｐｏｌｙ
　Ｓｉの表面層に金属やシリサイドを蒸着し熱処理する
前にイオン注入するという簡単な工程を導入することに
よって、−ｐｏｌｙ　Ｓｉ膜厚の薄い場合にも下地のゲ
ート酸化膜耐圧劣化を防止することができる。このため
本発明では、二層ゲート電極の全嘆厚が薄くてき、従来
問題であったケート」二層の配線の断線や配線形成不良
の除去、二層ケート自体の微細加工にもその効果を発揮
するものである。

【図面の簡単な説明】

第１図ａ　−ｅは本発明の一実施例による二層ケートト
ランジスタの製造工程を示す断面図、第２図ａ、寺すは
本発明による他の実施例のｐｏｌｙ　Ｓ１ゲートトラン
ジスタの製造工程を示す断面図、第うンジスタの活性領
域におけるｐｏｌｙ　Ｓｉゲートと配線の接続パターン
を示す概略平面図である。 １・・・・・・半導体基板、２・・・・・・厚いＳ　ｉ
　Ｏ２膜、３・・・・・ゲート酸化膜、４・・・・・ｐ
ｏｌｙ　Ｓｔ、５，１３・・・・・・注入イオン、６・
・印・ＭＯ１７・川・・ソース・トレイン、８・・・・
・ＣＶ　Ｄ　Ｒ１０２，９・・・・・アルミニウム電極
、１０・・・・・・ｐｏｌｙ　Ｓｉゲート、１１・・・
・ソース・ドレイン領域のコンタク］・窓、１２・・・
・・・ゲート領域のコンタクト窓。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ε；
）２図 ３ 第３図 （０−） （ｂ）

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の一生面に形成された絶縁膜上に半導
   体膜を形成する工程と、前記半導体膜の少なくとも一部
   にイオン注入する工程と、前記半導体膜上の少なくとも
   一部分に、金属２合金、金属の化合物の少なくとも１種
   類から々る導電膜を被着する工程と、前記導電膜被着後
   熱処理する工程を含むことを特徴とする半導体装置の製
   造方法。
2. （２）′半導体膜が多結晶シリコンであり、導電膜が少
   なくとも高融点金属、アルミニウム、アルミニウムを主
   成分とする合金、高融点金属シリサイドのうちの１種類
   からなることを特徴とする特許請求の範囲第１項に記載
   の半導体装置の製造方法。