JPH0653492A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0653492A JPH0653492A JP20261792A JP20261792A JPH0653492A JP H0653492 A JPH0653492 A JP H0653492A JP 20261792 A JP20261792 A JP 20261792A JP 20261792 A JP20261792 A JP 20261792A JP H0653492 A JPH0653492 A JP H0653492A
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Abstract
(57)【要約】
【目的】複雑な工程を行うことなく、ゲート酸化後のゲ
ート酸化膜の膜厚を高精度で修正することが可能な半導
体装置及びその製造方法を提供する。 【構成】半導体基板１上に、ゲート酸化膜８及びフッ素
が導入されたゲート酸化膜１１を有し、当該両ゲート酸
化膜８及び１１は、異なった膜厚で形成され、該両ゲー
ト酸化膜８及び１１上に、ゲート電極１２〜１５を形成
した。
ート酸化膜の膜厚を高精度で修正することが可能な半導
体装置及びその製造方法を提供する。 【構成】半導体基板１上に、ゲート酸化膜８及びフッ素
が導入されたゲート酸化膜１１を有し、当該両ゲート酸
化膜８及び１１は、異なった膜厚で形成され、該両ゲー
ト酸化膜８及び１１上に、ゲート電極１２〜１５を形成
した。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関わり、特に、ＭＯＳ（Metal Oxide Semicond
uctor ）型の半導体装置及びその製造方法に関する。
造方法に関わり、特に、ＭＯＳ（Metal Oxide Semicond
uctor ）型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ型半導体装置のゲート酸化
膜の膜厚は、ゲート酸化条件により一義的に決定される
ため、ゲート酸化後に、ゲート酸化膜の膜厚を修正する
ことができなかった。従って、前記ゲート酸化膜を形成
した後に、例えば、フッ化タングステン（ＷＦ6 ）を用
いて、タングステンシリサイド膜を形成する場合、前記
フッ素がゲート酸化膜内に侵入して、当該ゲート酸化膜
の膜厚を必要以上に厚くするなど、前記ゲート酸化膜の
膜厚にバラツキが生じるという問題があった。これは、
Ｋ．Ｃ．Ｓａｒａｓｗａｔらにより、ゲート酸化膜内に
フッ素が存在すると、その後の熱処理工程により、当該
ゲート酸化膜の膜厚が増加するという報告により明らか
である（Symp.VLSI Tech.Technical Digest ５１頁、１
９８９年発行）。なお、図８に、フッ素のゲート酸化膜
へのドーズ量とゲート酸化膜の膜厚増加との関係を示
す。
膜の膜厚は、ゲート酸化条件により一義的に決定される
ため、ゲート酸化後に、ゲート酸化膜の膜厚を修正する
ことができなかった。従って、前記ゲート酸化膜を形成
した後に、例えば、フッ化タングステン（ＷＦ6 ）を用
いて、タングステンシリサイド膜を形成する場合、前記
フッ素がゲート酸化膜内に侵入して、当該ゲート酸化膜
の膜厚を必要以上に厚くするなど、前記ゲート酸化膜の
膜厚にバラツキが生じるという問題があった。これは、
Ｋ．Ｃ．Ｓａｒａｓｗａｔらにより、ゲート酸化膜内に
フッ素が存在すると、その後の熱処理工程により、当該
ゲート酸化膜の膜厚が増加するという報告により明らか
である（Symp.VLSI Tech.Technical Digest ５１頁、１
９８９年発行）。なお、図８に、フッ素のゲート酸化膜
へのドーズ量とゲート酸化膜の膜厚増加との関係を示
す。
【０００３】このため、前記ゲート酸化膜の膜厚増加を
考慮して、当該膜厚のバラツキを吸収する（緩和する）
様なデバイス設計を行っている。また、同一半導体基板
上に、複数の膜厚を有するゲート酸化膜が必要なデバイ
スでは、通常、第１のゲート酸化膜を介して第１のゲー
ト電極を形成した後、前記第１のゲート酸化膜と膜厚が
異なる第２のゲート酸化膜を形成し、この第２のゲート
酸化膜上に第２のゲート電極を形成する方法をとってい
る。即ち、前記ゲート酸化膜は、その膜厚毎にゲート酸
化を行って形成した後、ゲート電極を形成する方法をと
っていた。
考慮して、当該膜厚のバラツキを吸収する（緩和する）
様なデバイス設計を行っている。また、同一半導体基板
上に、複数の膜厚を有するゲート酸化膜が必要なデバイ
スでは、通常、第１のゲート酸化膜を介して第１のゲー
ト電極を形成した後、前記第１のゲート酸化膜と膜厚が
異なる第２のゲート酸化膜を形成し、この第２のゲート
酸化膜上に第２のゲート電極を形成する方法をとってい
る。即ち、前記ゲート酸化膜は、その膜厚毎にゲート酸
化を行って形成した後、ゲート電極を形成する方法をと
っていた。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来例のように、ゲート酸化膜の膜厚のバラツキを吸収す
るデバイス設計を行うと、デバイスの性能を低下させる
という問題があった。また、前記膜厚のバラツキが特に
ひどい場合は、そのゲート酸化膜をエッチングして除去
し、再びゲート酸化膜を形成する方法を行う必要がある
が、この方法を行うとフィールド酸化膜も同時にエッチ
ングされるため、当該フィールド酸化膜の膜厚が薄くな
り、素子分離性能が低下するという問題があった。さら
に、この方法は、手間がかかり、生産性を低下させると
共に、製造コストを増加させるという問題もあった。
来例のように、ゲート酸化膜の膜厚のバラツキを吸収す
るデバイス設計を行うと、デバイスの性能を低下させる
という問題があった。また、前記膜厚のバラツキが特に
ひどい場合は、そのゲート酸化膜をエッチングして除去
し、再びゲート酸化膜を形成する方法を行う必要がある
が、この方法を行うとフィールド酸化膜も同時にエッチ
ングされるため、当該フィールド酸化膜の膜厚が薄くな
り、素子分離性能が低下するという問題があった。さら
に、この方法は、手間がかかり、生産性を低下させると
共に、製造コストを増加させるという問題もあった。
【０００５】また、同一半導体基板上に、異なる膜厚を
有するゲート酸化膜が必要なデバイスでは、ゲート電極
材料の堆積、パターニングは、それぞれのゲート酸化膜
が形成された後に行うため、工程が複雑になるという問
題があった。本発明は、このような問題を解決すること
を課題とするものであり、複雑な工程を行うことなく、
ゲート酸化後のゲート酸化膜の膜厚を高精度で修正する
ことが可能な半導体装置及びその製造方法を提供するこ
とを目的とする。
有するゲート酸化膜が必要なデバイスでは、ゲート電極
材料の堆積、パターニングは、それぞれのゲート酸化膜
が形成された後に行うため、工程が複雑になるという問
題があった。本発明は、このような問題を解決すること
を課題とするものであり、複雑な工程を行うことなく、
ゲート酸化後のゲート酸化膜の膜厚を高精度で修正する
ことが可能な半導体装置及びその製造方法を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に、本発明は、半導体基板上に、ゲート酸化膜を介して
形成したゲート電極を複数有する半導体装置において、
前記ゲート酸化膜の少なくとも一つは、フッ素を含有し
てなると共に、他のゲート酸化膜と異なる膜厚で形成さ
れてなることを特徴とする半導体装置を提供するもので
ある。
に、本発明は、半導体基板上に、ゲート酸化膜を介して
形成したゲート電極を複数有する半導体装置において、
前記ゲート酸化膜の少なくとも一つは、フッ素を含有し
てなると共に、他のゲート酸化膜と異なる膜厚で形成さ
れてなることを特徴とする半導体装置を提供するもので
ある。
【０００７】また、半導体基板上に、ゲート酸化膜を介
して形成したゲート電極を有する半導体装置において、
前記ゲート酸化膜は、フッ素を含有してなることを特徴
とする半導体装置を提供するものである。そして、半導
体基板上に酸化膜を形成する第１工程と、前記酸化膜上
に導電膜を形成する第２工程と、前記導電膜が形成され
た酸化膜または前記導電膜の所望領域に、選択的にフッ
素をイオン注入する第３工程と、前記イオン注入後の半
導体基板に熱処理を行う第４工程と、を含むことを特徴
とする半導体装置の製造方法を提供するものである。
して形成したゲート電極を有する半導体装置において、
前記ゲート酸化膜は、フッ素を含有してなることを特徴
とする半導体装置を提供するものである。そして、半導
体基板上に酸化膜を形成する第１工程と、前記酸化膜上
に導電膜を形成する第２工程と、前記導電膜が形成され
た酸化膜または前記導電膜の所望領域に、選択的にフッ
素をイオン注入する第３工程と、前記イオン注入後の半
導体基板に熱処理を行う第４工程と、を含むことを特徴
とする半導体装置の製造方法を提供するものである。
【０００８】
【作用】請求項１記載の発明に係る半導体装置は、ゲー
ト酸化膜の少なくとも一つが、フッ素を含有してなるた
め、フッ素が含有されているゲート酸化膜の膜厚を、フ
ッ素が含有されてないゲート酸化膜の膜厚より厚くする
ことができる。即ち、ゲート酸化膜に含有したフッ素の
量（フッ素ドーズ量）により、当該ゲート酸化膜の膜厚
を精度良く制御し、決定することができる。従って、簡
単に、同一半導体基板上に、異なる膜厚を有するゲート
酸化膜が形成された半導体装置を提供することができ
る。
ト酸化膜の少なくとも一つが、フッ素を含有してなるた
め、フッ素が含有されているゲート酸化膜の膜厚を、フ
ッ素が含有されてないゲート酸化膜の膜厚より厚くする
ことができる。即ち、ゲート酸化膜に含有したフッ素の
量（フッ素ドーズ量）により、当該ゲート酸化膜の膜厚
を精度良く制御し、決定することができる。従って、簡
単に、同一半導体基板上に、異なる膜厚を有するゲート
酸化膜が形成された半導体装置を提供することができ
る。
【０００９】また、請求項２記載の発明に係る半導体装
置は、ゲート酸化後、光学的に酸化膜厚を測定し、所望
の酸化膜厚との差分の膜厚を増やすため、増膜に対応し
た量のフッ素をゲート酸化膜に含ませ、熱処理を行うこ
とにより、当該ゲート酸化膜の膜厚を精度良く制御して
決定することができる。そして、請求項３記載の発明に
よれば、前記導電膜が形成された酸化膜の所望領域また
は、前記導電膜の所望領域に、選択的にフッ素をイオン
注入した後、熱処理することで、当該酸化膜の膜厚を精
度良く制御することができる。従って、プロセスマージ
を小さくとったデバイス設計が可能となり、デバイスの
性能を向上することができる。
置は、ゲート酸化後、光学的に酸化膜厚を測定し、所望
の酸化膜厚との差分の膜厚を増やすため、増膜に対応し
た量のフッ素をゲート酸化膜に含ませ、熱処理を行うこ
とにより、当該ゲート酸化膜の膜厚を精度良く制御して
決定することができる。そして、請求項３記載の発明に
よれば、前記導電膜が形成された酸化膜の所望領域また
は、前記導電膜の所望領域に、選択的にフッ素をイオン
注入した後、熱処理することで、当該酸化膜の膜厚を精
度良く制御することができる。従って、プロセスマージ
を小さくとったデバイス設計が可能となり、デバイスの
性能を向上することができる。
【００１０】また、同一半導体基板上に、異なる膜厚を
有するゲート酸化膜が形成された半導体装置では、前記
フッ素のイオン注入量により、ゲート酸化膜の膜厚を任
意に決定することができるため、複雑な工程を行うこと
なく、膜厚が異なるゲート酸化膜を形成することができ
る。またさらに、前記フッ素は、導電膜を通して注入す
るため、フォト工程やイオン注入工程時に発生する汚染
がゲート酸化膜中に侵入することがない。従って、前記
ゲート酸化膜は、前記汚染に起因したチャージアップに
よる破壊や劣化が発生することがない。
有するゲート酸化膜が形成された半導体装置では、前記
フッ素のイオン注入量により、ゲート酸化膜の膜厚を任
意に決定することができるため、複雑な工程を行うこと
なく、膜厚が異なるゲート酸化膜を形成することができ
る。またさらに、前記フッ素は、導電膜を通して注入す
るため、フォト工程やイオン注入工程時に発生する汚染
がゲート酸化膜中に侵入することがない。従って、前記
ゲート酸化膜は、前記汚染に起因したチャージアップに
よる破壊や劣化が発生することがない。
【００１１】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、Ｐ型の半導体基板１に、公
知の方法でＮウエル３及びＰウエル２を形成した後、当
該半導体基板１上に、パッド酸化膜６を形成する。次
に、前記パッド酸化膜６の活性領域（トランジスタとな
る領域）となる部分に、窒化膜を選択的に形成する。次
いで、前記窒化膜をマスクとして、前記Ｐウエル２領域
に、チャネルストッパ用のイオンを注入し、チャネルス
トッパ部４を形成する。その後、選択酸化技術により、
前記半導体基板１の素子分離領域上に、膜厚が６００ｎ
ｍ程度のフィールド酸化膜７を形成する。
参照して説明する。図１ないし図７は、本発明の実施例
に係る半導体装置の製造工程の一部を示す部分断面図で
ある。図１に示す工程では、Ｐ型の半導体基板１に、公
知の方法でＮウエル３及びＰウエル２を形成した後、当
該半導体基板１上に、パッド酸化膜６を形成する。次
に、前記パッド酸化膜６の活性領域（トランジスタとな
る領域）となる部分に、窒化膜を選択的に形成する。次
いで、前記窒化膜をマスクとして、前記Ｐウエル２領域
に、チャネルストッパ用のイオンを注入し、チャネルス
トッパ部４を形成する。その後、選択酸化技術により、
前記半導体基板１の素子分離領域上に、膜厚が６００ｎ
ｍ程度のフィールド酸化膜７を形成する。
【００１２】次いで、図２に示す工程では、図１に示す
工程で得たパッド酸化膜６に、熱酸化を行い、前記半導
体基板１上に膜厚が１５ｎｍ程度のゲート酸化膜８を形
成した後、しきい値調整用のボロンをイオン注入する。
次に、前記ゲート酸化膜８上に、ＣＶＤ（Chemical Vap
or Deposition ）法により、６２０℃程度の温度で、膜
厚が３５０ｎｍ程度の多結晶シリコン膜を堆積し、多結
晶シリコン膜からなる導電膜９を形成する。その後、前
記導電膜９に、リンをドーピングし、当該導電膜９を低
抵抗化する。この時、ソースガスとして、ＰＯＣｌ3 を
使用した。
工程で得たパッド酸化膜６に、熱酸化を行い、前記半導
体基板１上に膜厚が１５ｎｍ程度のゲート酸化膜８を形
成した後、しきい値調整用のボロンをイオン注入する。
次に、前記ゲート酸化膜８上に、ＣＶＤ（Chemical Vap
or Deposition ）法により、６２０℃程度の温度で、膜
厚が３５０ｎｍ程度の多結晶シリコン膜を堆積し、多結
晶シリコン膜からなる導電膜９を形成する。その後、前
記導電膜９に、リンをドーピングし、当該導電膜９を低
抵抗化する。この時、ソースガスとして、ＰＯＣｌ3 を
使用した。
【００１３】次に、図３に示す工程では、図２に示す工
程で得た導電膜９上に、フォトレジスト膜を塗布した
後、これをパターニングし、最も薄い膜厚で形成したい
ゲート酸化膜８を有するＭＯＳトランジスタ部上に前記
フォトレジスト膜が残存したフォトレジストパターン１
０を形成する。次に、前記フォトレジストパターン１０
をマスクとして、ゲート酸化膜８にフッ素をイオン注入
する。このようにして、フッ素が導入されたゲート酸化
膜１１を形成した。
程で得た導電膜９上に、フォトレジスト膜を塗布した
後、これをパターニングし、最も薄い膜厚で形成したい
ゲート酸化膜８を有するＭＯＳトランジスタ部上に前記
フォトレジスト膜が残存したフォトレジストパターン１
０を形成する。次に、前記フォトレジストパターン１０
をマスクとして、ゲート酸化膜８にフッ素をイオン注入
する。このようにして、フッ素が導入されたゲート酸化
膜１１を形成した。
【００１４】次いで、図４に示す工程では、図３に示す
工程で得たフォトレジストパターン１０を除去した後、
前記導電膜９上に、公知のゲート電極形成用パターンを
形成し、これをマスクとして、導電膜９、ゲート酸化膜
８及びフッ素が導入されたゲート酸化膜１１に、異方性
エッチングを行い、ＭＯＳトランジスタのゲート電極１
２〜１５を形成する。このようにして、前記半導体基板
１のＰウエル２領域にＮ型ＭＯＳトランジスタ部を、Ｎ
ウエル３領域にＰ型ＭＯＳトランジスタ部を形成した。
次に、前記ゲート電極形成用パターンをマスクとして、
半導体基板１のＮ型ＭＯＳトランジスタ部に、不純物と
して、比較的濃度の低いリンをイオン注入し、Ｎ- 拡散
層１６を形成する。同様に、前記ゲート電極形成用パタ
ーンをマスクとして、前記半導体基板１のＰ型ＭＯＳト
ランジスタ部に、不純物として、比較的濃度の低いボロ
ンをイオン注入し、Ｐ- 拡散層１７を形成する。
工程で得たフォトレジストパターン１０を除去した後、
前記導電膜９上に、公知のゲート電極形成用パターンを
形成し、これをマスクとして、導電膜９、ゲート酸化膜
８及びフッ素が導入されたゲート酸化膜１１に、異方性
エッチングを行い、ＭＯＳトランジスタのゲート電極１
２〜１５を形成する。このようにして、前記半導体基板
１のＰウエル２領域にＮ型ＭＯＳトランジスタ部を、Ｎ
ウエル３領域にＰ型ＭＯＳトランジスタ部を形成した。
次に、前記ゲート電極形成用パターンをマスクとして、
半導体基板１のＮ型ＭＯＳトランジスタ部に、不純物と
して、比較的濃度の低いリンをイオン注入し、Ｎ- 拡散
層１６を形成する。同様に、前記ゲート電極形成用パタ
ーンをマスクとして、前記半導体基板１のＰ型ＭＯＳト
ランジスタ部に、不純物として、比較的濃度の低いボロ
ンをイオン注入し、Ｐ- 拡散層１７を形成する。
【００１５】次に、図５に示す工程では、ＣＶＤ法によ
り、図４に示す工程で得たゲート電極１２〜１５上及び
露出した半導体基板１上に、膜厚が２００ｎｍ程度のシ
リコン酸化膜を堆積する。次いで、前記シリコン酸化膜
をエッチバックし、ゲート酸化膜８、フッ素が導入され
たゲート酸化膜１１、及びこれらの上に形成されたゲー
ト電極１２〜１５の側面に、サイドウォール１８を形成
する。次に、前記ゲート電極１２〜１５及びサイドウォ
ール１８をマスクとして、半導体基板１のＮ型ＭＯＳト
ランジスタ部に、不純物として比較的濃度の濃いリンを
イオン注入し、Ｎ+ 拡散層１９を形成する。さらに同様
に、前記ゲート電極１２〜１５及びサイドウォール１８
をマスクとして、前記半導体基板１のＰ型ＭＯＳトラン
ジスタ部に、不純物として比較的濃度の濃いボロンをイ
オン注入し、Ｐ+ 拡散層２０を形成する。その後、前記
半導体基板１に、９００℃で１０分間熱処理を行い、前
記拡散層の活性化を行う。この熱処理により、前記フッ
素が導入されたゲート酸化膜１１の膜厚がゲート酸化膜
８の膜厚より、前記工程で行ったフッ素のイオン注入量
に応じて厚くなった。このように、簡単な工程で、異な
る膜厚を有するゲート酸化膜を形成することができた。
り、図４に示す工程で得たゲート電極１２〜１５上及び
露出した半導体基板１上に、膜厚が２００ｎｍ程度のシ
リコン酸化膜を堆積する。次いで、前記シリコン酸化膜
をエッチバックし、ゲート酸化膜８、フッ素が導入され
たゲート酸化膜１１、及びこれらの上に形成されたゲー
ト電極１２〜１５の側面に、サイドウォール１８を形成
する。次に、前記ゲート電極１２〜１５及びサイドウォ
ール１８をマスクとして、半導体基板１のＮ型ＭＯＳト
ランジスタ部に、不純物として比較的濃度の濃いリンを
イオン注入し、Ｎ+ 拡散層１９を形成する。さらに同様
に、前記ゲート電極１２〜１５及びサイドウォール１８
をマスクとして、前記半導体基板１のＰ型ＭＯＳトラン
ジスタ部に、不純物として比較的濃度の濃いボロンをイ
オン注入し、Ｐ+ 拡散層２０を形成する。その後、前記
半導体基板１に、９００℃で１０分間熱処理を行い、前
記拡散層の活性化を行う。この熱処理により、前記フッ
素が導入されたゲート酸化膜１１の膜厚がゲート酸化膜
８の膜厚より、前記工程で行ったフッ素のイオン注入量
に応じて厚くなった。このように、簡単な工程で、異な
る膜厚を有するゲート酸化膜を形成することができた。
【００１６】次いで、図６に示す工程では、ＣＶＤ法に
より、図５に示す工程で得たゲート電極１２〜１５上、
サイドウォール１８上、露出している半導体基板１上
に、４３０℃で、膜厚が１００ｎｍ程度のシリコン酸化
膜２１を形成する。次に、前記シリコン酸化膜２１上
に、ＣＶＤ法により、４３０℃程度の温度で、膜厚が３
００ｎｍ程度のボロン−リンガラス（ＢＰＳＧ）膜２２
を形成した後、窒素雰囲気中で９００℃、３０分間熱処
理し、当該ボロン−リンガラス膜２２をリフローさせ
る。このようにして、シリコン酸化膜２１及びボロン−
リンガラス膜２２からなる層間絶縁膜２３を形成した。
より、図５に示す工程で得たゲート電極１２〜１５上、
サイドウォール１８上、露出している半導体基板１上
に、４３０℃で、膜厚が１００ｎｍ程度のシリコン酸化
膜２１を形成する。次に、前記シリコン酸化膜２１上
に、ＣＶＤ法により、４３０℃程度の温度で、膜厚が３
００ｎｍ程度のボロン−リンガラス（ＢＰＳＧ）膜２２
を形成した後、窒素雰囲気中で９００℃、３０分間熱処
理し、当該ボロン−リンガラス膜２２をリフローさせ
る。このようにして、シリコン酸化膜２１及びボロン−
リンガラス膜２２からなる層間絶縁膜２３を形成した。
【００１７】次に、図７に示す工程では、図６に示す工
程で得た層間絶縁膜２３に、Ｎ+ 拡散層１９及びＰ+ 拡
散層２０と接続するためのコンタクト孔を開口しする。
その後、前記コンタクト孔が開口された層間絶縁膜２３
上及び露出した半導体基板１上に、アルミミウム合金を
スパッタ法により堆積し、これに所望のパターニングを
行い、配線２４を形成する。
程で得た層間絶縁膜２３に、Ｎ+ 拡散層１９及びＰ+ 拡
散層２０と接続するためのコンタクト孔を開口しする。
その後、前記コンタクト孔が開口された層間絶縁膜２３
上及び露出した半導体基板１上に、アルミミウム合金を
スパッタ法により堆積し、これに所望のパターニングを
行い、配線２４を形成する。
【００１８】その後、所望の工程を行い、半導体装置を
完成する。なお、本実施例では、ゲート酸化膜８にフッ
素をイオン注入して、フッ素が導入されたゲート酸化膜
１１を形成したが、これに限らず、導電膜９にフッ素を
イオン注入しても、後の熱処理工程により、当該フッ素
がゲート酸化膜８内に拡散し、フッ素が導入されたゲー
ト酸化膜１１を形成することができる。
完成する。なお、本実施例では、ゲート酸化膜８にフッ
素をイオン注入して、フッ素が導入されたゲート酸化膜
１１を形成したが、これに限らず、導電膜９にフッ素を
イオン注入しても、後の熱処理工程により、当該フッ素
がゲート酸化膜８内に拡散し、フッ素が導入されたゲー
ト酸化膜１１を形成することができる。
【００１９】また、本実施例では、ゲート電極１２〜１
５を形成する導電膜９として、多結晶シリコン膜を使用
したが、これに限らず、ゲート電極形成材料としては、
ポリサイド膜や高融点金属膜などの導電膜を使用しても
よい。そして、本実施例では、リンをイオン注入して、
Ｎ- 拡散層１６及びＮ+ 拡散層１９を形成したが、これ
に限らず、ヒ素など、他のＮ型不純物をイオン注入し
て、Ｎ- 拡散層１６及びＮ+ 拡散層１９を形成してもよ
い。
５を形成する導電膜９として、多結晶シリコン膜を使用
したが、これに限らず、ゲート電極形成材料としては、
ポリサイド膜や高融点金属膜などの導電膜を使用しても
よい。そして、本実施例では、リンをイオン注入して、
Ｎ- 拡散層１６及びＮ+ 拡散層１９を形成したが、これ
に限らず、ヒ素など、他のＮ型不純物をイオン注入し
て、Ｎ- 拡散層１６及びＮ+ 拡散層１９を形成してもよ
い。
【００２０】また、本実施例では、ボロンをイオン注入
して、Ｐ- 拡散層１７及びＰ+ 拡散層２０を形成した
が、これに限らず、ガリウムなど、他のＰ型不純物をイ
オン注入して、Ｐ- 拡散層１７及びＰ+ 拡散層２０を形
成してもよい。そして、配線２４を形成する材料は、ア
ルミニウム合金の他、アルミニウム多層膜など、任意に
選択してよい。
して、Ｐ- 拡散層１７及びＰ+ 拡散層２０を形成した
が、これに限らず、ガリウムなど、他のＰ型不純物をイ
オン注入して、Ｐ- 拡散層１７及びＰ+ 拡散層２０を形
成してもよい。そして、配線２４を形成する材料は、ア
ルミニウム合金の他、アルミニウム多層膜など、任意に
選択してよい。
【００２１】さらに、本実施例では、２種類の膜厚を有
するゲート酸化膜を形成する場合について説明したが、
フォトレジストパターン１０を代えて繰り返しフッ素を
イオン注入することで、２種類以上の膜厚を有するゲー
ト酸化膜を形成することもできる。また、同一の膜厚を
有するゲート酸化膜の膜厚制御を行うことも可能であ
る。
するゲート酸化膜を形成する場合について説明したが、
フォトレジストパターン１０を代えて繰り返しフッ素を
イオン注入することで、２種類以上の膜厚を有するゲー
ト酸化膜を形成することもできる。また、同一の膜厚を
有するゲート酸化膜の膜厚制御を行うことも可能であ
る。
【００２２】
【発明の効果】以上説明したように、本発明に係る半導
体装置は、ゲート酸化膜の少なくとも一つが、フッ素を
含有してなるため、フッ素が含有されているゲート酸化
膜の膜厚を、フッ素が含有されてないゲート酸化膜の膜
厚より厚くすることができる。従って、ゲート酸化膜に
含有したフッ素の量により、当該ゲート酸化膜の膜厚を
精度良く制御することができるため、複雑な工程を行う
ことなく、ゲート酸化膜のダメージが抑制され、且つ、
同一半導体基板上に、膜厚が異なるゲート酸化膜が形成
された半導体装置を提供することができる。また、同一
の膜厚を有するゲート酸化膜の膜厚制御を行うことも可
能となる。
体装置は、ゲート酸化膜の少なくとも一つが、フッ素を
含有してなるため、フッ素が含有されているゲート酸化
膜の膜厚を、フッ素が含有されてないゲート酸化膜の膜
厚より厚くすることができる。従って、ゲート酸化膜に
含有したフッ素の量により、当該ゲート酸化膜の膜厚を
精度良く制御することができるため、複雑な工程を行う
ことなく、ゲート酸化膜のダメージが抑制され、且つ、
同一半導体基板上に、膜厚が異なるゲート酸化膜が形成
された半導体装置を提供することができる。また、同一
の膜厚を有するゲート酸化膜の膜厚制御を行うことも可
能となる。
【００２３】また、本発明に係る半導体装置の製造方法
によれば、前記導電膜が形成された酸化膜の所望領域ま
たは前記導電膜の所望領域に、選択的にフッ素をイオン
注入した後、熱処理することで、当該酸化膜の膜厚を精
度良く制御することができる。従って、プロセスマージ
を小さくとったデバイス設計が可能となり、デバイスの
性能を向上することができる。また、前記フッ素は、導
電膜を通して注入するため、フォト工程やイオン注入工
程時に発生する汚染がゲート酸化膜中に侵入することが
ない。従って、前記ゲート酸化膜は、前記汚染に起因し
たチャージアップによる破壊や劣化が発生することがな
い。
によれば、前記導電膜が形成された酸化膜の所望領域ま
たは前記導電膜の所望領域に、選択的にフッ素をイオン
注入した後、熱処理することで、当該酸化膜の膜厚を精
度良く制御することができる。従って、プロセスマージ
を小さくとったデバイス設計が可能となり、デバイスの
性能を向上することができる。また、前記フッ素は、導
電膜を通して注入するため、フォト工程やイオン注入工
程時に発生する汚染がゲート酸化膜中に侵入することが
ない。従って、前記ゲート酸化膜は、前記汚染に起因し
たチャージアップによる破壊や劣化が発生することがな
い。
【００２４】また、同一半導体基板上に、異なる膜厚を
有するゲート酸化膜が形成された半導体装置では、前記
フッ素のイオン注入量により、ゲート酸化膜の膜厚を任
意に決定することができるため、複雑な工程を行うこと
なく、膜厚が異なるゲート酸化膜を形成することができ
る。この結果、生産性が向上し、高性能な半導体装置を
低コストで提供することができる。
有するゲート酸化膜が形成された半導体装置では、前記
フッ素のイオン注入量により、ゲート酸化膜の膜厚を任
意に決定することができるため、複雑な工程を行うこと
なく、膜厚が異なるゲート酸化膜を形成することができ
る。この結果、生産性が向上し、高性能な半導体装置を
低コストで提供することができる。
【図１】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図２】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図３】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図４】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図５】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図６】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図７】本発明の一実施例にかかる半導体装置の製造工
程の一部を示す部分断面図である。
程の一部を示す部分断面図である。
【図８】フッ素ドーズ量とゲート酸化膜の膜厚増加量と
の関係を示す図である。
の関係を示す図である。
１ 半導体基板 ８ ゲート酸化膜 ９ 導電膜 １１ フッ素が導入されたゲート酸化膜 １２ ゲート電極 １３ ゲート電極 １４ ゲート電極 １５ ゲート電極
Claims (3)
- 【請求項１】 半導体基板上に、ゲート酸化膜を介して
形成したゲート電極を複数有する半導体装置において、 前記ゲート酸化膜の少なくとも一つは、フッ素を含有し
てなると共に、他のゲート酸化膜と異なる膜厚で形成さ
れてなることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、ゲート酸化膜を介して
形成したゲート電極を有する半導体装置において、 前記ゲート酸化膜は、フッ素を含有してなることを特徴
とする半導体装置。 - 【請求項３】 半導体基板上に酸化膜を形成する第１工
程と、前記酸化膜上に導電膜を形成する第２工程と、前
記導電膜が形成された酸化膜または前記導電膜の所望領
域に、選択的にフッ素をイオン注入する第３工程と、前
記イオン注入後の半導体基板に熱処理を行う第４工程
と、を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261792A JPH0653492A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20261792A JPH0653492A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653492A true JPH0653492A (ja) | 1994-02-25 |
Family
ID=16460351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20261792A Pending JPH0653492A (ja) | 1992-07-29 | 1992-07-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653492A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576226A (en) * | 1994-04-21 | 1996-11-19 | Lg Semicon Co., Ltd. | Method of fabricating memory device using a halogen implant |
| KR19990030770A (ko) * | 1997-10-06 | 1999-05-06 | 윤종용 | 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
| US6602751B2 (en) * | 2000-04-17 | 2003-08-05 | Nec Corporation | Method for manufacturing semiconductor devices |
| US7247919B1 (en) * | 2000-08-25 | 2007-07-24 | Micron Technology, Inc. | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs |
| JP2007335784A (ja) * | 2006-06-19 | 2007-12-27 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-07-29 JP JP20261792A patent/JPH0653492A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576226A (en) * | 1994-04-21 | 1996-11-19 | Lg Semicon Co., Ltd. | Method of fabricating memory device using a halogen implant |
| US5918116A (en) * | 1994-11-30 | 1999-06-29 | Lucent Technologies Inc. | Process for forming gate oxides possessing different thicknesses on a semiconductor substrate |
| KR19990030770A (ko) * | 1997-10-06 | 1999-05-06 | 윤종용 | 비대칭 게이트 산화막 구조를 가지는 복합 반도체장치 및 그 제조 방법 |
| US6602751B2 (en) * | 2000-04-17 | 2003-08-05 | Nec Corporation | Method for manufacturing semiconductor devices |
| US7247919B1 (en) * | 2000-08-25 | 2007-07-24 | Micron Technology, Inc. | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs |
| JP2007335784A (ja) * | 2006-06-19 | 2007-12-27 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
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