KR920010669B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제2도는 본 발명의 제2실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제3도는 본 발명의 제3실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제4도는 본 발명의 제4실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제5도는 본 발명의 제5실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제6도는 본 발명의 제6실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제7도는 본 발명의 제7실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제8도는 본 발명의 제8실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제9도는 본 발명의 제1~제8실시예에 따른 반도체장치의 제조방법과 종래의 제조방법에 있어서의 저항값을 비교하기 위한 설명도.
제10도는 본 발명의 적용이 가능한 반도체장치의 회로도.
제11도는 종래 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제12도는 본 발명의 적용이 가능한 반도체장치의 회로도.
제13도는 종래 반도체장치의 제조방법을 나타낸 공정별 소자단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 게이트산화막
3 : 필드산화막 4,32,53,65,65a,65b : 폴리실리콘
5,5a,34,41,41a,54,54a,62,62a : 다이실리사이드(Disilicide)
6,22,42,52,63 : 레지스트 11,11a,21,21a,33,33a : 실리콘산화막
12,23 : 도전체막 31,51,51a,61 : 층간절연막
R103,R123,R124 : 저항
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 문제점]
제10도에 MOS형 트랜지스터를 갖춘 반도체장치의 회로를 나타내었는 바, 여기에서 MOS형 트랜지스터(Q101)의 게이트(101a)쪽의 입력보호회로로서 비교적 저항값이 큰 저항(R103)이 이용되는데 이 저항(R103)은 게이트(101a)전극과 동일레벨에 형성된 층에 형성된다. 제11도에 이 경우의 공정별 단면도를 나타내었다.
우선 제11a도에 나타낸 바와 같이 반도체기판(1)의 표면에 게이트산화막(2) 및 필드산화막(3)이 형성되고 그 표면에 폴리실리콘이 퇴적되어 폴리실리콘막(4)이 형성되며, 이 폴리실리콘막(4)에 상술한 저항(R103)과 게이트(101a)가 형성된다. 근래에는 회로동작속도의 고속화 요구에 따라 제11b도에 나타낸 바와 같이 폴리실리콘막(4)의 표면에 몰리브덴실리콘(MoSi2)이나 텅스텐실리콘(WSi2)과 같은 고융점금속실리사이드인 다이실리사이드(Disilicide)를 스퍼터링(sputtering)에 의해 적층한 폴리사이드구조로 하여 이 다이실리사이드막(111)에 배선을 형성하는 경우가 많다.
그러나 이와 같은 구조로 배선을 형성하는 경우에, 저항(R103)을 형성해야 할 층도 폴리사이드구조로 되어버리므로 다이실리사이드막(111)으로 인하여 저항값이 작아져서 보호저항으로서의 역할을 수행할 수 없게 된다. 그러므로 저항값을 높이기 위해 저항의 길이를 길게 해야 하는데, 폴리사이드구조로 배선을 형성한 경우에는 저항값이 1/10로 저하되기 때문에 종래와 같은 저항값을 얻기 위해서는 저항의 길이를 10배로 길게해야 하므로 사실상 실현이 불가능하다. 이 때문에 충분한 보호기능을 갖춘 저항을 얻을 수 없는 문제점이 있다.
다음에 인핸스먼트·레지스트형 스태틱·RAM(E/R형 SRAM)을 갖춘 반도체장치에 대해 설명한다. 이 경우의 회로도를 제12도에 나타내었다.
도시한 회로도는 MOS형 FET(Q121 및 Q122)를 이용하여 플립플롭을 구성한 것으로, 각각의 트랜지스터(Q121,Q122)의 드레인에는 저항(R123,R124)이 접속되어 있으며, 이때 이 저항(R123,R124)의 저항값은 높은 것이 요구된다. 이 경우의 저항(R123,R124)형성시의 공정별 단면도를 제13도에 나타내었다.
우선 제13a도에 나타낸 바와 같이, 반도체기판(1) 표면에 층간 절연막(31)이 형성되고 그 위에 폴리실리콘이 퇴적되어 폴리실리콘막(32)이 형성되어 있다. 이 폴리실리콘막(32)을 사진식각법에 의해 패터닝하여 배선을 형성한다.
이어서 제13b도에 나타낸 것과 같이 전면에 레지스트를 도포한 후, 저항(R123 또는 R124)을 형성할 영역에만 레지스트막(131)을 남긴다. 그리고 불순물로서 예컨대 비소(As)를 레지스트막(131)을 이온주입마스크로 이용하여 이온주입하고, 폴리실리콘막(32)중 영역(32b)을 제외한 나머지 부분의 영역(32a)의 저항값을 낮게 한다. 이렇게 해서 얻어진 고저항영역(32b)에 저항(R123,R124)을 형성하고 있는데 이러한 경우에는 다음과 같은 문제점이 있다.
제13b도에 나타낸 비소 등의 불순물은 이온주입하는 단계에서 이 불순물을 활성화시키기 위해 열처리를 하는데, 이 열처리에 의해 불순물이 고저항영역(32b)으로 약 0.5~1.0㎛ 확산되기 때문에 미세한 고저항영역을 제어성 좋게 형성하는 것이 곤란하게 된다. 특히 영역(32b)의 길이가 3㎛이하로 되면 불순물이 확산되어 영역(32b)이 양단이 단락된 상태와 같이 저항값이 저하되어 저항소자로서의 역할을 수행할 수 없게 된다.
상술한 바와 같이, MOS형 트랜지스터를 갖춘 반도체장치에 있어서, 입력보호용의 저항소자를 게이트전극과 같은 층에 형성할 경우에는, 배선을 폴리사이드 구조로 형성했을 때 충분한 저항값을 갖는 저항소자를 형성하는 것이 사실상 불가능하며 집적회로로서의 역할을 수행할 수 없는 문제점이 있다.
또한 E/M형 SARM을 갖춘 반도체장치에서 드레인에 접속되는 저항을 배선부와 동일한 층에 형성할 때, 미세한 고정항값을 갖는 영역을 제어성 좋게 형성하기 곤란한 문제점이 있다.
[발명의 목적]
본 발명은 상술한 문제점을 해결하기 위하여 발명된 것으로, MOS형 트랜지스터를 갖춘 반도체장치에 있어서 입력보호용의 저항소자를 형성하기 위한 고저항값을 갖는 영역을 형성할 수 있음과 동시에 회로동작의 고속화를 달성할 수 있는 반도체장치의 제조방법과, 또한, E/M형 SRAM을 갖춘 반도체장치에 있어서, 드레인에 접속되는 저항을 형성시키기 위한 미세한 고저항영역을 배선부와 동일한 층에 제어성 좋게 형성할 수 있음과 동시에 회로동작의 고속화를 달성할 수 있는 반도체장치의 제조방법 및 이 제조방법에 의해 제조된 반도체장치를 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 반도체장치의 제조방법은, 반도체기판상의 절연물질층의 표면위에 제1저항값을 갖는 재료로 이루어지는 제1저항막을 형성하는 공정과, 상기 제1저항막의 표면상에 상기 제1저항값보다도 낮은 제2저항값을 갖는 재료로 이루어지는 제2저항막을 형성하는 공정과, 상기 제2저항막을 패터닝하여 배선 및 저항소자를 형성하는 공정과, 상기 제2저항막중 상기 저항소자가 포함되는 소정의 영역을 사진식각법을 이용하여 제거해서 상기 제1저항막을 노출시키는 공정으로 구성되어 있다.
또한, 형성된 상기 제1저항막의 표면상에 실리콘산화막을 형성하고 이 실리콘산화막중 소정의 영역을 에치백(Etchback)하여 상기 제1저항막을 노출시키고 이 노출된 부분의 표면에만 제2저항막을 형성해도 좋고, 또한, 형성된 실리콘산화막중 소정의 영역만을 남기고 사진식각법을 이용하여 제거해서 상기 제1저항막을 노출시키고 상기 제1저항막중 노출된 부분에만 제2저항막을 형성해도 좋다.
또한, 형성된 절연물질층중 소정영역이외의 부분의 막두께를 사진식각법을 이용하여 얇게 한 후, 이 절연물질층의 전면에 제1저항막을 형성하고 이 제1저항막의 전면에 제2저항막을 형성하여 제1저항막중의 소정의 영역을 에치백하여 노출시켜도 좋다.
또한, 형성된 절연물질층의 전면에 제2저항막을 형성하고 이 제2저항막중 소정의 영역을 사진식각법을 이용하여 제거해서 상기 절연물질층을 노출시켜 전면에 제1저항막을 형성하고 이 제1저항막중 상기 소정의 영역에 상당하는 부분이 남도록 사진식각법을 이용하여 제거해도 좋으며, 또한 제거할 때 남겨진 상기 제1저항막의 두께와 상기 제2저항막의 두께가 일치되도록 해도 좋다.
또한, 본 발명의 반도체장치는 이와 같이 하여 형성된 제1저항막 및 제2저항막을 갖추고 있는 것을 특징으로 하고 있다.
여기에서 상기 제1저항값을 갖는 재료는 폴리실리콘, 산화망간, 산화텅스텐, 산화실리콘중에서 선택된 적어도 1종의 재료이다.
또한 상기 제2저항값을 갖는 재료는 몰리브덴실리사이드, 텅스텐실리사이드, 티탄실리사이드, 탄탈실리사이드, 금속재료중에서 선택된 적어도 1종의 재료이다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 제2저항값보다도 크고 비교적 큰 저항값인 제1저항값을 갖는 재료로 이루어지는 제1저항막에 저항소자를 형성함으로써 저항소자로서 필요한 저항값을 갖는 저항소자가 얻어지며, 또한 이 제1저항값보다도 저항값이 낮은 제2의 재료로 이루어지는 제2저항막에 배선을 형성함에 의해 회로동작이 고속화된다.
이것은 상술한 두가지 제조방법중 어느쪽에 의해서도 마찬가지이다.
그러므로 이렇게 하여 형성된 반도체장치에 있어서의 저항소자는 저항소자로서 필요한 저항값을 가지게 되며, 또는 회로동작도 고속화된다.
또한, 제2저항막의 형성시에 불순물이온을 제1저항막의 소정영역에 주입한 후 열확산시켜 제2저항막과 제1저항막을 얻는 공정을 거칠 경우에는 열확산에 의해 불순물이 제1저항막의 소정영역이외에 영역까지 확산되기 때문에 제어성 좋게 제2저항막을 형성하는 것은 곤란하나, 상술한 제조방법중 어느쪽 제조방법에 있어서도 이와 같은 공정을 거치지 않고 사진식각법 등을 이용하므로 미세한 제1 및 제2저항막이 용이하게 형성된다.
[실시예]
이하, 본 발명의 실시예를 도면을 참조하여 상세히 설명한다.
우선, MOS형 트랜지스터를 갖춘 반도체장치에 있어서, 입력보호용의 저항소자를 게이트전극과 같은 층에 형성할 경우인 제1 내지 제3실시예에 대해 설명한다. 제1도에 제1실시예의 공정별소자단면도를 나타내었다.
우선, 제1a도에 나타낸 것과 같이 반도체기판(1)의 표면을 열산화하여 표면에 두께 100~250Å의 게이트산화막(2)을 형성하고, 그 표면에 질화막과 같은 내산화성막을 소자형성영역에만 선택적으로 퇴적시킨 후 산화분위기내에서 산화를 행하여 소자분리를 위한 필드산화막(3)을 소자분리영역에만 4000~6000Å의 두께로 선택적으로 형성한 다음 기판전체에 폴리실리콘을 화학기상성장법(CVD법)에 의해 약 2000Å의 두께로 퇴적시켜 폴리실리콘막(4)을 형성한다.
다음에 제1b도에 나타낸 바와 같이 상기 폴리실리콘막(4)의 표면상에 몰리브덴실리사이드와 같은 다이실리사이드를 스퍼터링에 의해 적층시켜 막두께 1500~2000Å의 다이실리사이드막(5)을 형성한다. 그리고 폴리실리콘막(4)과 다이실리사이드막(5)에 패터닝을 행하여 배선 및 저항소자를 형성한다.
이어서 다이실리사이드막(5)의 표면에 레지스트(6)를 도포하고 사진식각법을 이용하여 제1c도에 나타낸 바와 같이 입력보호용의 저항소자를 형성할 영역에 해당되는 부분의 다이실리사이드막(5)을 제거하여 다이실리사이드막(5a)으로 하고, 소정영역에 있어서의 폴리실리콘막(4)의 표면을 노출시킨 후 레지스트막(6)을 제거한다.
다음에 제2실시예의 공정별 단면도를 제2도에 도시하였다. 제2a도에 도시한 바와 같이 반도체기판(1) 표면에 게이트산화막(2)과 필드산화막(3)이 형성되고 그 표면에 폴리실리콘막(4)이 4000Å, 실리콘산화막(11)이 4000~10000Å씩 각각 순차적으로 퇴적되어 형성된다.
다음에 실리콘산화막(11)의 전면에 레지스트를 도포하고 시간을 점검하면서 서서히 에칭을 행하면 제2b도와 같이 필드산화막(3) 표면상의 실리콘산화막(11)이 에치백되어 제거됨에 따라 이 부분의 폴리실리콘(4)이 노출된다.
제2c도와 같이 이 노출된 폴리실리콘(4)의 표면상에만 선택적으로 CVD법에 의해 텅스텐과 같은 금속을 성장시켜 도전체층(12)을 형성한다.
이어서 실리콘산화막(11)에는 저항소자가 형성되고 도전체막(12)에는 배선이 각각 형성된다.
제3도에 제3실시예의 공정별 단면도를 도시하였다. 제3a도와 같이 반도체기판(1)상에 형성된 게이트산화막(2) 및 필드산화막(3)의 표면상에 폴리실리콘막(4)이 2000Å 두께로 형성되고 그 위에 실리콘산화막(21)이 1500~2000Å의 두께로 형성된다.
이어서 실리콘산화막(21)의 전면에 레지스트를 도포하고 사진식각법을 이용하여 제3b도와 같이 소정영역의 실리콘산화막(21a)과 레지스트(22)만 남기고 다른 부분을 제거한다.
다음에 레지스트(22)를 제거하고 제3c도와 같이 노출된 폴리실리콘막(4)의 표면에 선택적으로 텅스텐과 같은 금속을 CVD법에 의해 성장시켜 도전체막(23)을 형성한다.
그리고 패터닝에 의해 실리콘산화막(21a)에 저항소자를 형성하고 도전체막(23)에 배선과 게이트산호막을 형성한다.
이와 같이 제1도~제3도까지의 실시예에 의하면 저항값이 낮은 다이실리사이드막 또는 금속으로 이루어지는 도전체막에 배선을 형성함에 의해 회로동작의 고속화가 달성되고 또한 다이실리사이드막이나 도전체막보다도 저항값이 높은 폴리실리콘막에 보호회로용으로서의 저항소자를 형성함에 의해 충분한 보호기능을 갖출 수 있다. 더욱이 제3실시예에서는 실리콘산화막(21a)과 도전체막(23)의 두께와 같아서 평탄한 표면이 형성되므로 그 위에 적층되는 배선층의 스텝커버리지(step coverage)에 악영향을 미치는 일이 없다.
다음에 E/R형 SRAM을 갖춘 반도체장치의 경우에 있어서의 제4 내지 제8실시예에 대해 설명한다. 여기에서는 MOS형 FET의 드레인에 접속되는 저항소자와 배선의 형성이 동일레벨에서 행해진다.
우선 제4도를 이용하여 제4실시예에 따른 반도체장치 및 그 제조방법을 설명한다. 이 제4도는 상기 경우의 제조방법에 있어서의 공정별 단면도를 나타낸 것이다. 제4a도에 도시한 바와 같이 반도체기판(1)의 표면상에 산화실리콘이 CVD법에 의해 2000Å 퇴적되어 층간절연막(31)이 형성되어 있다. 이 층간절연막(31)의 표면상에 폴리실리콘이 CVD법에 의해 약 500Å퇴적되어 폴리실리콘막(32)이 형성되어 있다.
다음에 제4b도와 같이 폴리실리콘막(32)의 표면상에 산화실리콘이 CVD법에 의해 약 1000Å퇴적되어 실리콘산화막(33)이 형성된다.
이어서 실리콘산화막(33)의 표면상에 레지스트가 도포되고 제4c도와 같이 사진식각법에 의해 소정영역의 실리콘산화막(33a)만 남고 다른 영역의 실리콘산화막(33)은 제거되어 폴리실리콘막(32)이 노출된다.
이어서 제4d도와 같이 노출된 폴리실리콘막(32)의 표면에만 선택적으로 텅스텐과 같은 금속재료를 실리콘산화막(33a)과 같은 두께가 되도록 CVD법에 의해 성장시켜 도전체막(34)을 형성한다.
그리고 난 후 패터닝을 행하여 실리콘산화막(33a)에 저항소자를 형성하고 도전체막(34)에 배선을 형성한다.
이와 같은 제조방법에 의해 본 실시예에 따른 반도체장치가 얻어진다.
제5도는 제5실시예를 나타낸 것이다. 우선, 제5a도와 같이 제4실시예와 마찬가지로 반도체기판(1)상의 층간절연막(31)의 표면에 폴리실리콘이 CVD법에 의해 약 500Å퇴적되어 폴리실리콘막(32)이 형성되어 있다.
다음에 제5b도와 같이 폴리실리콘막(32)의 표면에 몰리브덴실리사이드와 같은 다이실라시아이드 CVD법에 의해 500~1000Å퇴적되어 다이실리사이드막(41)이 형성된다.
이어서 다이실리사이드막(41)의 표면에 레지스트를 도포하고 사진식각법을 이용하여 소정영역만 제거하여 제5c도와 같이 다이실리사이드막(41a)과 레지스트(42)를 형성하면 이것에 의해 소정영역에 있어서의 폴리실리콘막(32)의 표면이 노출된다.
다음에 제5d도와 같이 레지스트(42)를 제거하고 패터닝을 행하여 노출된 폴리실리콘막(32)에 저항소자를 형성하고 다이실리사이드막(41a)에 배선을 형성한다.
다음은 제8실시예에 대해 설명한다. 상술한 제4 및 제5실시예의 경우와는 달리 반도체기판(1)의 표면에 산화실리콘이 제6a도와 같이 4000Å 두께로 퇴적되어 층간절연막(51)이 형성되어 있다.
이 층간절연막(51)의 표면에 레지스트가 도포되고 제6b도와 같이 사진식각법에 의해 소정영역이외의 층간절연막(51)의 두께가 소정영역의 두께보다도 500~1000Å 얇게 되도록 제거되어 층간절연막(51a)가 형성된 후 레지스트(52)는 제거된다.
이어서 제6c도와 같이 이 층간절연막(5a)의 표면에 폴리실리콘이 퇴적되어 폴리실리콘막(53)이 형성된다. 또한, 그 위에 몰리브덴실리사이드와 같은 다이실리사이드가 퇴적되어 다이실리사이드막(54)이 형성된다.
그리고 난 뒤 제6d도와 같이 다이실리사이드막(54)중, 층간절연막(51a)의 두께가 두꺼운 소정영역에 상당하는 부분이 에치백법에 의해 제거되어 다이실리사이드막(54a)이 형성되고 이 소정영역에 상당하는 부분의 폴리실리콘막(53)이 노출된다. 그리고 패터닝에 의해 이 노출된 부분의 폴리실리콘막(53)에 저항이 형성되며 또한 다이실리사이드막(54a)에 배선이 형성된다.
제7도에 제7실시예의 공정별 단면도를 도시하였다. 우선, 제7a도와 같이 반도체기판(1)상에 층간절연막(61)이 형성되고 그 위에 몰리브덴실리콘과 같은 다이실리사이드가 CVD법에 의해 약 500Å 퇴적되어 다이실리사이드막(62)이 형성된다.
다음에 다이실리사이드막(62)상에 레지스트를 도포하고 사진식각법에 의해 소정영역만 제거하여 제7b도와 같이 다이실리사이드막(62a)을 형성한 후 레지스트(63)를 제거한다.
이어서 제7c도와 같이 전면에 폴리실리콘이 퇴적되어 폴리실리콘막(65)이 형성되고, 제7d도와 같이 폴리실리콘막(65)중, 다이실리사이드막(62)이 제거된 소정영역에 상당하는 부분이 남도록 사진식각법을 이용하여 다이실리사이드막(62)의 다른 부분은 제거하여 폴리실리콘막(65a)을 형성한다.
그리고 난 후 이 폴리실리콘막(65a)에 저항소자에 형성하고 다이실리사이드막(62a)에 배선을 형성한다.
제8도에 제8실시예의 공정별 단면도를 도시하였다. 이 실시예에서는 상술한 제7실시예의 있어서의 제7c도에 나타낸 폴리실리콘막(65)을 형성하는 공정까지는 동일하다[제7a도].
이후, 다이실리사이드막(62)이 제거된 소정영역에 상당하는 부분에만 폴리실리콘막(65)이 남도록, 더욱이 폴리실리콘막(65)의 두께와 다이실리사이드막(62a)의 두께가 일치하여 평탄한 표면이 형성되도록 사진식각법을 이용하여 폴리실리콘막(65b)을 형성한다.
그리고 폴리실리콘막(65b)에 저항소자를 형성하고 다이실리사이드막(62a)에 배선을 형성한다.
종래에는 상술한 바와 같이 저항값이 높은 영역에 불순물을 소정영역에 이온주입하고 열확산하여 저항값이 낮은 영역을 저항값이 높은 영역과 동일한 레벨에 형성하고 있기 때문에 주입된 불순물이 소정영역이외에도 확산되어 미세한 고저항영역을 제어성 좋게 형성하는 것이 곤란하였다. 이에 비해 제4 내지 제8실시예에 의한 제조방법에서는 이온주입 및 열확산의 방법을 이용하지 않고 상술한 바와 같이 사진식각법을 이용하여 각각의 영역을 형성하므로 미세한 고저항영역을 제어성 좋게 형성할 수 있으며, 그리고 제4실시예에 의한 반도체장치에서는 이와같은 미세한 고저항영역이 제어성좋게 형성되어 있다.
또한, 제8실시예에서는 다이실리사이드막(62a)의 두께와 폴리실리콘막(65b)의 두께가 일치하여 평탄한 표면이 형성되어 있으므로 이 층보다도 더욱 위에 형성되는 배선층의 스텝커버리지에 악영향을 미치지 않는 효과가 있다.
다음에 저항소자형성을 위해 형성된 고저항값을 가져야 할 영역의 저항값을 제1에서 제8까지의 실시예에 의한 경우와 종래 제조방법에 의한 경우를 비교한다. 제9도는 이 저항소자형성영역의 길이에 대한 저항값의 변화를 나타낸 것이다. 종래 경우에는, 이 저항소자형성영역의 길이가 3㎛이하로 되면 저항값이 급격하게 저하되나, 본 실시예의 경우는 저항소자형성영역의 길이에 관계없이 거의 일정하다. 이에 의해 본 실시예는 미세한 저항소자형성을 위한 고저항영역을 제어성 좋게 형성할 수 있다.
또한, 본 실시예에서는 어느 한예에 본 발명이 한정되지 않는다. 예를들면, 제1저항값을 갖는 재료로서 폴리실리콘을 이용하고 있으나, 저항소자의 형성에 적합한 산화망간, 산화텅스텐, 산화실리콘과 같은 다른 재료를 이용해도 좋다. 또한 제2저항값을 갖는 재료로서 몰리브덴실리사이드와 금속재료를 이용하고 있으나, 배선을 형성하는 한편, 회로동작의 고속화를 달성할 수 있는 재료라면 텅스텐실리사이드, 티탄실리사이드, 탄탈실리사이드와 같은 다른 다이실리사이드를 이용해도 좋다.
[발명의 효과]
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법에 의하면, MOS형 트랜지스터를 갖춘 경우에 있어서, 절연물질층위에 제1저항막이 형성되고 그 표면의 소정영역을 제거하여 제1저항막보다도 저항값이 낮은 제2저항막이 형성되어, 각각 제1저항막에 입력보호용 저항소자가 형성되고 제2저항막에 배선을 형성하기 위해 입력보호에 필요한 높은 저항값을 갖는 저항소자가 형성되어 얻어지며, 더욱이 회로동작의 고속화를 달성할 수 있다.
또한 E/R형 SRAM을 갖춘 경우에는, 절연물질층상에 제1저항막을 형성하고 그 표면의 소정영역을 제거하여 제1저항막보다도 저항값은 낮은 제2저항막을 형성하거나 또는 절연물질층상에 제2저항막을 형성하고 그 표면의 소정영역을 제거하여 제2저항막보다도 저항값이 높은 제1저항막을 형성하여, 각각 제1저항막에는 MOS형 FET의 드레인에 접속되는 저항소자를 형성하고, 제2저항막에는 배선을 형성하므로써 미세한 저항소자형성을 위한 영역을 제어성 좋게 형성할 수 있음과 동시에 회로동작의 고속화도 달성할 수 있다.
또한, 이와 같은 방법에 의해 제조된 반도체장치는 미세한 고저항값을 갖는 영역을 갖추고 있으며, 또한 고속화된 회로동작을 행할 수 있다.
Claims (9)
- 절연막(2,3)의 표면상에 형성되며 제1저항값을 갖는 재료로 이루어지는 제1저항막(4)과, 이 제1저항막의 표면상의 소정영역에만 형성되는 실리콘산화막(21a)과, 상기 제1저항막의 표면상의 상기 소정영역이외의 영역에 형성되며 상기 제1저항값보다도 낮은 제2저항값을 갖는 재료로 이루어지는 제2저항막(23)이 구비되어 있으며, 상기 실리콘산화막(21a)에 저항소자가 형성되고 상기 제2저항막(23)에 배선이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 반도체기판(1)상의 절연물질층(2,3)의 표면에 상기 제1저항값을 갖는 재료로 이루어지는 제1저항막(4)을 형성하는 공정과, 이 제1저항막의 표면상에 상기 제1저항값보다도 낮은 제2저항값을 갖는 재료로 이루어지는 제2저항막(5)을 형성하는 공정과, 이 제2저항막(5)을 패터닝하여 배선 및 저항소자를 형성하는 공정과, 상기 제2저항막(5)의 소정영역을 사진식각법을 이용하여 제거해서 상기 제1저항막(4)을 노출시키는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판(1)상의 절연물질층(2,3)의 표면상에 제1저항값을 갖는 재료로 이루어지는 제1저항막(4)을 형성하는 공정과, 이 제1저항막(4)의 표면상에 실리콘산화막(11)을 형성하는 공정과, 이 실리콘산화막(11)의 소정영역을 에치백하여 상기 제1저항막(4)을 노출시키는 공정과, 상기 제1저항막(4)중 노출된 부분에만 상기 제1저항값보다도 낮은 제2저항값을 갖는 재료로 이루어지는 제2저항막(12)을 형성하는 공정과, 패터닝에 의해 상기 제2저항막에 배선을 형성하고 상기 실리콘산화막에 저항소자를 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판(1)상의 절연물질층(2,3)의 표면상에 제1저항값을 갖는 재료로 이루어지는 제1저항막(4)을 형성하는 공정과, 상기 제1저항막(4)의 표면상에 산화실리콘으로 이루어지는 실리콘산화막(21)을 형성하는 공정과, 이 실리콘산화막중 소정영역(21a)만을 남기고 사진식각법을 이용하여 다른 부분은 제거해서 제1저항막(4)을 노출시키는 공정과, 상기 제1저항막중 노출된 부분에만 상기 제1저항값 보다도 낮은 제2저항값을 갖는 재료로 이루어지는 제2저항막(23)을 형성하는 공정과, 패터닝에 의해 상기 제2저항막(23)에 배선을 형성하고 상기 실리콘산화막(21)에 저항소자를 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판(1)상에 절연물질을 퇴적시켜 절연물질층(51)을 형성하는 공정과, 상기 절연물질층(51)중 소정영역이외의 부분(51a)의 막두께를 사진식각법을 이용하여 얇게하는 공정과, 상기 절연물질층(51)의 전면에 제1저항값을 갖는 재료를 퇴적시켜 제1저항막(53)을 형성하는 공정과, 상기 제1저항막(53)의 전면에 상기 제1저항값보다도 낮은 제2저항값을 갖는 재료를 퇴적시켜 제2저항막(54)을 형성하는 공정과, 상기 제1저항막(53)중 소정영역을 에치백하여 노출시키는 공정과, 패터닝에 의해 상기 제1저항막중 노출된 부분에 저항소자를 형성하고 상기 제2저항막(54)에 배선을 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판(1)상에 절연물질을 퇴적시켜 절연물질층(61)을 형성하는 공정과, 상기 절연물질층(61)의 전면에 제2저항값을 갖는 재료를 퇴적시켜 제2저항막(62)을 형성하는 공정과, 상기 제2저항막중 소정영역을 사진식각법을 이용하여 제거해서 상기 절연물질층(61)을 노출시키는 공정과, 전면에 상기 제2저항막보다도 높은 제1저항값을 갖는 재료를 퇴적시켜 제1저항막(65)을 형성하는 공정과, 상기 제1저항막(65)중 상기 소정영역에 상당하는 부분(65a)이 남도록 사진식각법을 이용하여 제거하는 공정과, 패터닝에 의해 남겨진 상기 제1저항막(65)에 저항소자를 형성하고 상기 제2저항막(62)에 배선을 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판(1)상에 절연물질(61)을 퇴적시켜 절연물질층(61)을 형성하는 공정과, 상기 절연물질층(61)의 전면에 제2저항값을 갖는 재료를 퇴적시켜 제2저항막(62)을 형성하는 공정과, 상기 제2저항막(62)중 소정영역을 사진식각법을 이용하여 제거해서 상기 절연물질층(61)을 노출시키는 공정과, 전면에 상기 제2저항값보다도 높은 제1저항값을 갖는 재료를 퇴적시켜 제1저항막(65)을 형성하는 공정과, 상기 제1저항막(65)중 상기 소정영역에 상당하는 부분만이 남고, 더욱이 남겨진 상기 제1저항막(65)의 두께와 상기 제2저항막(62)의 두께가 일치되도록 사진식각법을 이용하여 제거하는 공정과, 패터닝에 의해 남겨진 상기 제1저항막(65b)에 저항소자를 형성하고 상기 제2저항막(62)에 배선을 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항 내지 제6항중 어느 한 항에 있어서, 상기 제1저항값을 갖는 재료는 폴리실리콘, 산화망간, 산화텅스텐, 산화실리콘중에서 선택되는 적어도 1종의 재료인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항 내지 제6항중 어느 한 항에 있어서, 상기 제2저항값을 갖는 재료는 몰리브덴실리사이드, 텅스텐실리사이드, 티탄실리사이드, 탄탈실리사이드, 금속재료중에서 선택되는 적어도 1종의 재료인 것을 특징으로 하는 반도체장치의 제조방법.
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