JPS60165117A - Cmos出力回路 - Google Patents
Cmos出力回路Info
- Publication number
- JPS60165117A JPS60165117A JP59021096A JP2109684A JPS60165117A JP S60165117 A JPS60165117 A JP S60165117A JP 59021096 A JP59021096 A JP 59021096A JP 2109684 A JP2109684 A JP 2109684A JP S60165117 A JPS60165117 A JP S60165117A
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- Japan
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- circuit
- output
- level
- input
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明はCMO8(相補型MO8)半導体集積回路に用
いられるCMO8出力回路に関する。
いられるCMO8出力回路に関する。
(従来技術)
第1図は従来のCMO8出力回路の一例を示す回路図%
第3図はその動作タイミノグチヤードである。
第3図はその動作タイミノグチヤードである。
第1図において、PチャネルMO8トランジスタ(以下
、PMO8Tという。)QPが、電源端子2と出力端子
3間に接続され、NチャネルMOSトランジスタ(以1
:′、NMO8Tという。) Q Nが出力端子3と接
地端子4間に接続され、それぞれのゲートは共通接続さ
れて、インバータlを介して出力データ信号りが入力さ
れる。なお図においてOはインバータlの出力でおる。
、PMO8Tという。)QPが、電源端子2と出力端子
3間に接続され、NチャネルMOSトランジスタ(以1
:′、NMO8Tという。) Q Nが出力端子3と接
地端子4間に接続され、それぞれのゲートは共通接続さ
れて、インバータlを介して出力データ信号りが入力さ
れる。なお図においてOはインバータlの出力でおる。
この従来例の回路においては、第3図に示すように、出
力データ信号りが0”レベルから″′1″レベルへ、又
″l″レベルから0”レベルに変わるときに、PMO8
’l’QPとNMO8TQNとが同時に導通状態となる
時間t。Nが存在し、その間Vこ電源端子2と接地端子
4間に大きな貫通電流I、が流れる。
力データ信号りが0”レベルから″′1″レベルへ、又
″l″レベルから0”レベルに変わるときに、PMO8
’l’QPとNMO8TQNとが同時に導通状態となる
時間t。Nが存在し、その間Vこ電源端子2と接地端子
4間に大きな貫通電流I、が流れる。
第2図は従来のCMO8出力回路の他の例を示す回路図
である。本従来例は、第1図の回路におけるインバータ
1の代りに、PMO8TQ、のゲートと出力データ信号
り間に出力制御信号OEを一人力とする2人力NAND
回路5と、NMO8TQNのゲートと出力データ信号り
間に出力信号OEの反転された出力信号OBを一人力と
する2人力NOR回路6とをそれぞれ接続したものであ
る。
である。本従来例は、第1図の回路におけるインバータ
1の代りに、PMO8TQ、のゲートと出力データ信号
り間に出力制御信号OEを一人力とする2人力NAND
回路5と、NMO8TQNのゲートと出力データ信号り
間に出力信号OEの反転された出力信号OBを一人力と
する2人力NOR回路6とをそれぞれ接続したものであ
る。
この従来例の回路においてもその動作タイミングチャー
トは第3図と同様で、貫通電流■1が流れることは変り
ない。
トは第3図と同様で、貫通電流■1が流れることは変り
ない。
従来、この貫通電流It′(ll−防止する回路として
、NAND回路2 、NOR回路3の立上り、立下りを
制御して、出力OHとOLに時間的余裕を持たすものが
あるが、この場合には余分な時間的余裕のため回路の動
作速度が低下するという問題点がある。
、NAND回路2 、NOR回路3の立上り、立下りを
制御して、出力OHとOLに時間的余裕を持たすものが
あるが、この場合には余分な時間的余裕のため回路の動
作速度が低下するという問題点がある。
一方、最近における半導体集積回路の大容量化。
高速化、低消費電力化が進んでいるが、出力回路に対す
る要求は緩和されることなく、かえって厳しくなってお
り、よって前記貫通電流がノイズ。
る要求は緩和されることなく、かえって厳しくなってお
り、よって前記貫通電流がノイズ。
誤動作の原因として重要問題点となってきた。
(発明の目的)
本発明の目的は、上記問題点を解消することにより、余
分な時間的遅れなしに貫通電流を低減し、高速でかつ安
定に動作するところのCMO8出力回路を提供すること
にある。
分な時間的遅れなしに貫通電流を低減し、高速でかつ安
定に動作するところのCMO8出力回路を提供すること
にある。
(発明の構成)
本発明のCMO8出力回路は、電源端子と出力端子間に
接続されたPチャネルMO8)ランジスタと、前記出力
端子と接地端子間に接続されたNチャネルMOSトラン
ジスタと、出力が前記PチャネルMO8トランジスタの
ゲートに一つの入力が出力データ信号にそれぞれ接続さ
れた多入力NAND回路と、出力が前記NチャネルMO
Sトランジスタのゲートに一つの入力が前記出力データ
信号にそれぞれ接続された多入力NOR回路と、前記N
AND回路の出力と前記NoFL回路の他の一つの入力
間に接続された第1のインノく一夕回路と、前記NOR
回路の出力と前記NAND回路の他の一つの入力間に接
続された第2のインノく一タ回路とを含むことから構成
される。
接続されたPチャネルMO8)ランジスタと、前記出力
端子と接地端子間に接続されたNチャネルMOSトラン
ジスタと、出力が前記PチャネルMO8トランジスタの
ゲートに一つの入力が出力データ信号にそれぞれ接続さ
れた多入力NAND回路と、出力が前記NチャネルMO
Sトランジスタのゲートに一つの入力が前記出力データ
信号にそれぞれ接続された多入力NOR回路と、前記N
AND回路の出力と前記NoFL回路の他の一つの入力
間に接続された第1のインノく一夕回路と、前記NOR
回路の出力と前記NAND回路の他の一つの入力間に接
続された第2のインノく一タ回路とを含むことから構成
される。
(実施例)
以下、本発明の実施例について図面を参照して説明する
。
。
第4図は本発明の第1の実施例を示す回路図である。
本実施例は、電源端子2と出力端子3間に接続されたP
MO8’l’Qp と、出力端子3と接地端子4間に接
続されたNMO8TQN と、出力がPMO8TQpの
ゲートに一つの入力d(IBカデータ信号りにそれぞれ
接続された2人力NAND回路7と、出力がNMO8T
QNのゲートに一つの入力が出力データ信号りにそれぞ
れ接続された2人力N OR回路8と、NAND回路7
の出力とNOR回路8の他の一つの入力間に接続された
第1のインノ(−夕回路9と、NOR回路8の出力とN
AND回路7の他の一つの入力間に接続された第2のイ
ンノ(−夕回路10とを含むことから構成される。
MO8’l’Qp と、出力端子3と接地端子4間に接
続されたNMO8TQN と、出力がPMO8TQpの
ゲートに一つの入力d(IBカデータ信号りにそれぞれ
接続された2人力NAND回路7と、出力がNMO8T
QNのゲートに一つの入力が出力データ信号りにそれぞ
れ接続された2人力N OR回路8と、NAND回路7
の出力とNOR回路8の他の一つの入力間に接続された
第1のインノ(−夕回路9と、NOR回路8の出力とN
AND回路7の他の一つの入力間に接続された第2のイ
ンノ(−夕回路10とを含むことから構成される。
次に、本実施例の動作を第6図に示す動作タイミノグチ
ヤードを参照して説明する。
ヤードを参照して説明する。
第6図に示すように、出力データ信号りが″0″ルベル
から11″ルベルへ変化したと@、NOR回路8の出力
OLは” 1 ”レベルから”O″″″レベル化し、そ
の反転出力OLが″′0′″レベルから1”ルベルへ変
化し、この出力OLと先の出力データ信号りを受けてN
AND回路7の出力OHが″′1″レベルから′0”レ
ベルへ変化する。すなわち、NOR回路8の出力OLの
1′”レベルから10″レベルへの変化後、NAND回
路7の出力OHが+1′ルベルカラ″0″ルベルへ変化
スルタメ、PMO8TQP、!=NMO8TQN(7)
同時導通状態がなくなり貫通電流Itはほとんど流れな
くなる。更に、特に余分の時間的遅れを持たせることも
必要ないので、従来のように動作速度を低下させること
もない。なお、出力データ信号りが″1′ルベルから0
”レベルへ変化するときも同様である。
から11″ルベルへ変化したと@、NOR回路8の出力
OLは” 1 ”レベルから”O″″″レベル化し、そ
の反転出力OLが″′0′″レベルから1”ルベルへ変
化し、この出力OLと先の出力データ信号りを受けてN
AND回路7の出力OHが″′1″レベルから′0”レ
ベルへ変化する。すなわち、NOR回路8の出力OLの
1′”レベルから10″レベルへの変化後、NAND回
路7の出力OHが+1′ルベルカラ″0″ルベルへ変化
スルタメ、PMO8TQP、!=NMO8TQN(7)
同時導通状態がなくなり貫通電流Itはほとんど流れな
くなる。更に、特に余分の時間的遅れを持たせることも
必要ないので、従来のように動作速度を低下させること
もない。なお、出力データ信号りが″1′ルベルから0
”レベルへ変化するときも同様である。
第5図は本発明の第2の実施例の回路図である。
路において、2人力NAND回路70代わりに一つの入
力が出力制御信号OEに接続された3人力NAND回路
7′を、2人力NOR回路8の代わりに一つの入力が出
力制御信号OEに接続された3人力N OR回路8′を
それぞれ用いたものである。
力が出力制御信号OEに接続された3人力NAND回路
7′を、2人力NOR回路8の代わりに一つの入力が出
力制御信号OEに接続された3人力N OR回路8′を
それぞれ用いたものである。
従って、本実施例の動作は、第1の実施例と同様で、第
6図の動作タイミノグチヤードに示すように、貫通電流
■tはほとんど流れない。
6図の動作タイミノグチヤードに示すように、貫通電流
■tはほとんど流れない。
なお、以上の説明はMOSトランジスタについて行なっ
たけれども、より一般的には絶縁ゲート型電界効果トラ
ンジスタについても同様である。
たけれども、より一般的には絶縁ゲート型電界効果トラ
ンジスタについても同様である。
(発明の効果)
以上、詳細に説明したとおり、本発明のCMO8出力回
路は、上記の回路構成を用いるので、CMO8出力回路
における出力データ信号のレベル変化時の貫通電流を、
余分な時間遅れを持たせることなく、除去できる効果が
ある。
路は、上記の回路構成を用いるので、CMO8出力回路
における出力データ信号のレベル変化時の貫通電流を、
余分な時間遅れを持たせることなく、除去できる効果が
ある。
第1図及び第2図はそれぞれ従来の一例のCMO8出力
回路を示す回路図、第3図はその動作タイミノグチヤー
ド、第4図及び第5図はそれぞれ本発明の第1の実施例
及び第2の実施例を示す回路図。 第6図はその動作タイミングチャートである。 1・・・・・・インバータ、2,2・・・・・・電源端
子、3・・・・・・出力端子、4・・・・・・接地端子
、訃・・・・・NAND回路、6・・・・・・NOR回
路%7.7′・・・・・・NAND回路、8.8′・・
・・・・NOR回路、9.10・・・・・・インバータ
回路、D・・・・・・出力データ信号s ’t・・・・
・・貫通電流、0.OH,OL、OH,OH・・・・・
・出力、OE。 OE・・・・・・出力制御信号&QP・・・・・・Pチ
ャネルjMO8トランジスタbQN・・・・・・Nチャ
ネル、dMOSトランジスタ。 ′\ 1−1(支) を2絽 Y一つ侶 を2函
回路を示す回路図、第3図はその動作タイミノグチヤー
ド、第4図及び第5図はそれぞれ本発明の第1の実施例
及び第2の実施例を示す回路図。 第6図はその動作タイミングチャートである。 1・・・・・・インバータ、2,2・・・・・・電源端
子、3・・・・・・出力端子、4・・・・・・接地端子
、訃・・・・・NAND回路、6・・・・・・NOR回
路%7.7′・・・・・・NAND回路、8.8′・・
・・・・NOR回路、9.10・・・・・・インバータ
回路、D・・・・・・出力データ信号s ’t・・・・
・・貫通電流、0.OH,OL、OH,OH・・・・・
・出力、OE。 OE・・・・・・出力制御信号&QP・・・・・・Pチ
ャネルjMO8トランジスタbQN・・・・・・Nチャ
ネル、dMOSトランジスタ。 ′\ 1−1(支) を2絽 Y一つ侶 を2函
Claims (1)
- 電源端子と出力端子間に接続されたPチャネルMO8ト
ランジスタと、前記出力端子と接地端子間に接続された
NチャネルMO8トランジスタと、出力が前記Pチャネ
ルMO8)ランジスタのゲートに一つの入力が出力デー
タ信号にそれぞれ接続された多大力NAND回路と、出
力が前記NチャネルMO8トランジスタのゲートに一つ
の入力が前記出力データ信号にそれぞれ接続された多大
力NOR回路と、前記NAND回路の出力と前記NOR
回路の他の一つの入力間に接続された第1のインバータ
回路と、前記NOR回路の出力と前記NANI)回路の
他の一つの入力間に接続された第2のインバータ回路と
を含むことを特徴とするCMO8出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59021096A JPS60165117A (ja) | 1984-02-08 | 1984-02-08 | Cmos出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59021096A JPS60165117A (ja) | 1984-02-08 | 1984-02-08 | Cmos出力回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60165117A true JPS60165117A (ja) | 1985-08-28 |
Family
ID=12045338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59021096A Pending JPS60165117A (ja) | 1984-02-08 | 1984-02-08 | Cmos出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60165117A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 | ||
EP0449251A2 (en) * | 1990-03-30 | 1991-10-02 | Kabushiki Kaisha Toshiba | Output circuit |
US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1984
- 1984-02-08 JP JP59021096A patent/JPS60165117A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5612128A (en) * | 1979-07-12 | 1981-02-06 | Toshiba Corp | Cmos buffer circuit |
JPS60142620A (ja) * | 1983-12-28 | 1985-07-27 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0370429U (ja) * | 1989-11-10 | 1991-07-15 | ||
EP0449251A2 (en) * | 1990-03-30 | 1991-10-02 | Kabushiki Kaisha Toshiba | Output circuit |
US5166558A (en) * | 1990-03-30 | 1992-11-24 | Kabushiki Kaisha Toshiba | Cmos ecl/ttl output circuit |
US5121011A (en) * | 1990-05-31 | 1992-06-09 | Fujitsu Limited | Driver circuit for driving an analog device |
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