JPS598431A - バツフア回路 - Google Patents
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- JPS598431A JPS598431A JP57116771A JP11677182A JPS598431A JP S598431 A JPS598431 A JP S598431A JP 57116771 A JP57116771 A JP 57116771A JP 11677182 A JP11677182 A JP 11677182A JP S598431 A JPS598431 A JP S598431A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、０ＭＯ８とバイポーラとを組合わせた低消費
電力、高速のバッファ回路に関するものである。
電力、高速のバッファ回路に関するものである。
従来から０ＭＯ８とバイポーラ、トランジスタとを組合
わせて０ＭＯ８の低消費電力とバイポーラの高速性とを
兼ね備えたバッファ回路を構成しようという試みが知ら
れている。第１図はその一例のバッファ回路でインバー
タである。この種の回路としては、これと異なる構成の
ものも知られているが、インバータが多い。
わせて０ＭＯ８の低消費電力とバイポーラの高速性とを
兼ね備えたバッファ回路を構成しようという試みが知ら
れている。第１図はその一例のバッファ回路でインバー
タである。この種の回路としては、これと異なる構成の
ものも知られているが、インバータが多い。
ところで、この種のバッファ回路は、たとえばＣＭＯ８
論理ゲート回路に付加した高駆動能力の高速、低消費電
力の論理ゲートヲ構成したり、また、ＬＳＩ内で負荷の
軽い回路部分は０ＭＯ８のみで構成し、負荷の重い回路
にのみこれらのバッファ回路を付加して、全体として高
集積、高速。
論理ゲート回路に付加した高駆動能力の高速、低消費電
力の論理ゲートヲ構成したり、また、ＬＳＩ内で負荷の
軽い回路部分は０ＭＯ８のみで構成し、負荷の重い回路
にのみこれらのバッファ回路を付加して、全体として高
集積、高速。
低消費電力のＬＳＩを構成したりするのに適している。
たとえば、第２図はそのような回路構成の−・例であり
、ＣＭＯＳゲート（例として２人力ＮＡＮＤゲー）ｋ示
している）にバイポーラ・ＣＭＯＳＭＯＳバラフッたと
えば第１図の回路）を付加したものである。この回路構
成の場合、負荷ＣＬ―己線各線容量び駆動すべき次段ゲ
ートの入力容量の和）が小さい場合（たとえば０．１
ｐ Ｆ程度）の場合には一般には０ＭＯ８だけで充分に
高速であり、バッファ回路を付加すればかえって負荷駆
動の応答は遅くなってしまう。しかし、ＣＬが大きく（
たとえば１ｐＦ程度と〕なると、０Ｍ０８回路は駆動能
力が劣るため非常に遅くなり、遅延時間は軽負荷の時の
数倍（たとえば３倍以上）となる。この場合、バイポー
ラと０ＭＯ８の複合バッファ回路全付加することにより
、付加回路部分も含めた回路全体の遅延時間を短縮（た
とえば、軽負荷時の０Ｍ０８回路の２倍程度に］できる
。負荷ＣＬが更に大きな場合には、バッファ回路付加に
よる高速化効果は更に大きくなることは言うまでも々か
るう。
、ＣＭＯＳゲート（例として２人力ＮＡＮＤゲー）ｋ示
している）にバイポーラ・ＣＭＯＳＭＯＳバラフッたと
えば第１図の回路）を付加したものである。この回路構
成の場合、負荷ＣＬ―己線各線容量び駆動すべき次段ゲ
ートの入力容量の和）が小さい場合（たとえば０．１
ｐ Ｆ程度）の場合には一般には０ＭＯ８だけで充分に
高速であり、バッファ回路を付加すればかえって負荷駆
動の応答は遅くなってしまう。しかし、ＣＬが大きく（
たとえば１ｐＦ程度と〕なると、０Ｍ０８回路は駆動能
力が劣るため非常に遅くなり、遅延時間は軽負荷の時の
数倍（たとえば３倍以上）となる。この場合、バイポー
ラと０ＭＯ８の複合バッファ回路全付加することにより
、付加回路部分も含めた回路全体の遅延時間を短縮（た
とえば、軽負荷時の０Ｍ０８回路の２倍程度に］できる
。負荷ＣＬが更に大きな場合には、バッファ回路付加に
よる高速化効果は更に大きくなることは言うまでも々か
るう。
ところで、第２図に示すように、通常、ＣＭｏ５論理ゲ
ートは、ＮＡＮＤおよびＮＯＲが基本回路となっており
、これらのゲートにインバータ回路を組合せると、ＡＮ
Ｄ、ＯＲなど、否定金含捷ない論理となる。第２図はそ
のＩｆｌＩｔ示し、０ＭＯ８により構成されたＮＡＮＤ
ゲート２１の出力に、第１図に示した如きバイポーラと
０ＭＯ８の複合のバッファ回路２２が接続され、ＡＮＤ
回路が得られる。
ートは、ＮＡＮＤおよびＮＯＲが基本回路となっており
、これらのゲートにインバータ回路を組合せると、ＡＮ
Ｄ、ＯＲなど、否定金含捷ない論理となる。第２図はそ
のＩｆｌＩｔ示し、０ＭＯ８により構成されたＮＡＮＤ
ゲート２１の出力に、第１図に示した如きバイポーラと
０ＭＯ８の複合のバッファ回路２２が接続され、ＡＮＤ
回路が得られる。
しかしながら、このような買足の論理回路となる組合わ
せを多用したり、あるいは基本回路としてランダム論理
全組むのは困難となる。したがって、これらのバッファ
回路として高速、低消費電力のノンインバータ型のバッ
ファ回路が望寸れる。
せを多用したり、あるいは基本回路としてランダム論理
全組むのは困難となる。したがって、これらのバッファ
回路として高速、低消費電力のノンインバータ型のバッ
ファ回路が望寸れる。
従がって、本発明の目的は、バイポーラとＣＭＯ８’（
ｒ組合わせた、高速、低消費電力のノンインバータ型の
複合バッファ回路を提供することにある。
ｒ組合わせた、高速、低消費電力のノンインバータ型の
複合バッファ回路を提供することにある。
以下、実施例を参照しながら、本発明の詳細な説明する
。
。
第３図は本発明の一実施例の回路図である。この回路は
ｎチャネルＭＯＳトランジスタＱＭＩ及びＱ、Ｍ４、ｐ
チャネルＭＯＳトランジスタＱＩ’１４２゜及び９Ｍ３
．ｎｐｎバイポーラトランジスタＱＢ１．ＱＢ２からな
る。この回路は次のように動作する。まず、入力、出力
とも高レベルである状態を考える。この時、ＱＭ２，９
Ｍ３はオフであり、ＱＭｌ、ＱＭ４がオンである。した
がってＱＢ２はオフである。また、出力ＯＵＴの負荷は
容量性なので、定常状態ではＱＢｌも殆んどオフである
。この状態のもとで出力ＯＵＴが何かの原因（たとえば
出力に接続される負荷のリーク電流等）で低レベルとな
ったとするとＱＭ１ｅ経てＱＢＩにベース電流が供給さ
れ出力ＯＵＴは高レベルに保たれる。ＯＵＴが高レベル
にある限りほぼＱ、Ｂｌはオフであり、従がって定常状
態では殆んど電流は流れない。次に、入力ＩＮが高レベ
ルから低レベルに切換わる状態を考える。切換わった直
後は出力ＯＵＴはまだ高レベルにある。この状態でけＱ
、Ｍ２．９Ｍ３がオン、ＱＭＩ、ＱＭ４はオフである。
ｎチャネルＭＯＳトランジスタＱＭＩ及びＱ、Ｍ４、ｐ
チャネルＭＯＳトランジスタＱＩ’１４２゜及び９Ｍ３
．ｎｐｎバイポーラトランジスタＱＢ１．ＱＢ２からな
る。この回路は次のように動作する。まず、入力、出力
とも高レベルである状態を考える。この時、ＱＭ２，９
Ｍ３はオフであり、ＱＭｌ、ＱＭ４がオンである。した
がってＱＢ２はオフである。また、出力ＯＵＴの負荷は
容量性なので、定常状態ではＱＢｌも殆んどオフである
。この状態のもとで出力ＯＵＴが何かの原因（たとえば
出力に接続される負荷のリーク電流等）で低レベルとな
ったとするとＱＭ１ｅ経てＱＢＩにベース電流が供給さ
れ出力ＯＵＴは高レベルに保たれる。ＯＵＴが高レベル
にある限りほぼＱ、Ｂｌはオフであり、従がって定常状
態では殆んど電流は流れない。次に、入力ＩＮが高レベ
ルから低レベルに切換わる状態を考える。切換わった直
後は出力ＯＵＴはまだ高レベルにある。この状態でけＱ
、Ｍ２．９Ｍ３がオン、ＱＭＩ、ＱＭ４はオフである。
ＱＢＩのベースに蓄積されていた電荷はＱＭ２によシ引
抜かれＱＢＩはオフとなシ、一方、ＱＢ２にはＱＭ３’
を経てベース電流が供給されるのでオンとなる。従がっ
て％ＱＢ２のコレクタにはそのベース電流のｈＦＫ倍の
電流が流れるので、出力ＯＵＴは急速に低レベルに向か
う。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱ
Ｂ２へのベース電流は供給されなくなｐ 、ＱＢ２はオ
フとなる。この状態ではＱＭ２もオンとなっているが、
ＱＢｌのベース電荷は既に引抜かれているので、電流は
流れない。つまシ、入出力とも低レベルの定常状態にあ
っても、電流はリーク電流以外は流れない。次に、入力
が低レベルから高レベルへと切換わる場合について考え
る。入力が切換わった直後は、出力はまだ低レベルにあ
る。
抜かれＱＢＩはオフとなシ、一方、ＱＢ２にはＱＭ３’
を経てベース電流が供給されるのでオンとなる。従がっ
て％ＱＢ２のコレクタにはそのベース電流のｈＦＫ倍の
電流が流れるので、出力ＯＵＴは急速に低レベルに向か
う。出力ＯＵＴが低レベルになると、出力ＯＵＴからＱ
Ｂ２へのベース電流は供給されなくなｐ 、ＱＢ２はオ
フとなる。この状態ではＱＭ２もオンとなっているが、
ＱＢｌのベース電荷は既に引抜かれているので、電流は
流れない。つまシ、入出力とも低レベルの定常状態にあ
っても、電流はリーク電流以外は流れない。次に、入力
が低レベルから高レベルへと切換わる場合について考え
る。入力が切換わった直後は、出力はまだ低レベルにあ
る。
したがって、ＱＭｌはオン、ＱＭ２オフ、ＱＭ３オフ、
ＱＭ４オンとなり、ＱＭｌを経てＱＢＩにベース電流が
供給される一方、ＱＢ２のベース電荷はＱ、Ｍ４により
引抜かれる。したがって、ＱＢ２は急速にオフとなり、
出力ＯＵＴはＱＢＩによシ高レベルへと向かう。出力Ｏ
ＵＴが完全に高レベルとなるとＱＭ １ ｋ経てのベー
ス電流は流れなくなり、最初に説明した状態に戻る。
ＱＭ４オンとなり、ＱＭｌを経てＱＢＩにベース電流が
供給される一方、ＱＢ２のベース電荷はＱ、Ｍ４により
引抜かれる。したがって、ＱＢ２は急速にオフとなり、
出力ＯＵＴはＱＢＩによシ高レベルへと向かう。出力Ｏ
ＵＴが完全に高レベルとなるとＱＭ １ ｋ経てのベー
ス電流は流れなくなり、最初に説明した状態に戻る。
以上説明したように、第３図の回路では、入出力が高ま
たは低レベルに留まっている限りはＩＪ−り電流が流れ
るだけで消費電力は殆んど零であシ、電力は切換の過渡
時に流れるだけである。したがって、全体として消費電
力は小さく、０ＭＯ８と同じと考えてよい。一方、出力
から見るとＭＯ８トランジスタのｇｍがｈｏｌｅ倍（す
なわち約２桁倍）してみえるので、出力の負荷容量が大
きくても充分に高速化できる。なお、高速化のためには
、ＱＭＩ（または場合によっては９Ｍ３もλはデプリー
ション型であることが望ましい。
たは低レベルに留まっている限りはＩＪ−り電流が流れ
るだけで消費電力は殆んど零であシ、電力は切換の過渡
時に流れるだけである。したがって、全体として消費電
力は小さく、０ＭＯ８と同じと考えてよい。一方、出力
から見るとＭＯ８トランジスタのｇｍがｈｏｌｅ倍（す
なわち約２桁倍）してみえるので、出力の負荷容量が大
きくても充分に高速化できる。なお、高速化のためには
、ＱＭＩ（または場合によっては９Ｍ３もλはデプリー
ション型であることが望ましい。
第４図は本発明のもう一つの実施例である。この実施例
と第３図の実施例との違いは、第３図で出力ＯＵＴに接
続されていたＱＭ２のドレーンが第４図でｉｄＱ、Ｂ２
のベースに接続されている点だけである。第４図の回路
では、入力が低レベルから高レベルへと切換わる時に、
ＱＢｌのベースから引抜かれた電荷はＱＢ２にベース電
流として供給され、したがってその分だけＱＢ２がオン
となる時間が早くなる。その他の動作については、第４
図と第３図は同じである。
と第３図の実施例との違いは、第３図で出力ＯＵＴに接
続されていたＱＭ２のドレーンが第４図でｉｄＱ、Ｂ２
のベースに接続されている点だけである。第４図の回路
では、入力が低レベルから高レベルへと切換わる時に、
ＱＢｌのベースから引抜かれた電荷はＱＢ２にベース電
流として供給され、したがってその分だけＱＢ２がオン
となる時間が早くなる。その他の動作については、第４
図と第３図は同じである。
ところで、第３．４図の実施例では、高速化のためには
ＱＭＩはデプリーション型であることが望ましい。デプ
リーション型でなければ、入力が高レベルであっても、
出力を充分に高レベルにする程ペース電流を供給できな
いからである。したがって、出力を充分に高レベルに保
つことも高速化することも困難となる。一方、第３．４
図の他のＭＯＳトランジスタｔｄ一般にエンハンスメン
ト型（勿論、必要に応じてデプリーション型にしてもさ
しつかえないことは言うまでもない〕であるため、第３
．４図の実施例の場合、高性能化のためにはエンハンス
メント型とデプリーショ二に型の両型のＭＯＳ）ランジ
スタを使用することが必要となり、プロセス的に多少複
雑となる。 □第５図は、本発明のもう一つの実施
例であり、上述のような欠点が除かれている。
ＱＭＩはデプリーション型であることが望ましい。デプ
リーション型でなければ、入力が高レベルであっても、
出力を充分に高レベルにする程ペース電流を供給できな
いからである。したがって、出力を充分に高レベルに保
つことも高速化することも困難となる。一方、第３．４
図の他のＭＯＳトランジスタｔｄ一般にエンハンスメン
ト型（勿論、必要に応じてデプリーション型にしてもさ
しつかえないことは言うまでもない〕であるため、第３
．４図の実施例の場合、高性能化のためにはエンハンス
メント型とデプリーショ二に型の両型のＭＯＳ）ランジ
スタを使用することが必要となり、プロセス的に多少複
雑となる。 □第５図は、本発明のもう一つの実施
例であり、上述のような欠点が除かれている。
第５図の回路はｐチャネルＭＯ８）ランジスタＱＮＩＩ
、ＱＭ１２及び９Ｍ１３、ｎチャネルＭＯＳトランジス
タＱＭ１４、ｎｐｎバイポーラトランジスタＱＢＩＩ及
びＱＢｌ２から成る。
、ＱＭ１２及び９Ｍ１３、ｎチャネルＭＯＳトランジス
タＱＭ１４、ｎｐｎバイポーラトランジスタＱＢＩＩ及
びＱＢｌ２から成る。
この回路の動作を簡単に説明する。まず、入力。
出力とも高レベルである状態を考える。この時、ＱＭＩ
Ｉ、Ｑ、Ｍｌ２，９Ｍ１３はオフであシ、ＱＭＩ４のみ
がオンである。したがって、ＱＢＩＩ。
Ｉ、Ｑ、Ｍｌ２，９Ｍ１３はオフであシ、ＱＭＩ４のみ
がオンである。したがって、ＱＢＩＩ。
ＱＢｌ２ともにオフである。この状態のもとで出力ＯＵ
Ｔが何かの原因（たとえば出力に接続される負荷のリー
ク電流等）で低レベルとなったとするとＱＭＩ２がオン
となりＱＢＩＩに入力端ＩＮからベース電流が供給され
出力ＯＵ Ｔは高レベルに保たれる。ＯＵＴが高レベル
にある限ｖＱＢ１１はオフであり、従がって定常状態で
は殆んど電流は流れない。次に、入力ＩＮが高レベルか
ら低レベルに切換わる状態を考える。切換わった直後は
出力ＯＵＴはまだ高レベルにある。この状態ではＱＭＩ
１ 、ＱＭＩ ３がオン、 Ｑ、Ｍｌ ２． ＱＭ
１４はオフである。ＱＢＩＩのベースに蓄積されていた
電荷はＱＭＩＩにより引抜かれＱＢＩＩはオフとなり、
一方、ＱＢｌ２にはＱＭ１３全経てベース電流が供給さ
れるのでオンとなる。従がって、ＱＢｌ２のコレクタに
はそのベース電流のｈｕｅ倍の電流が流れるので、出力
ＯＵＴは急速に低レベルに向かう。出力ＯＵＴが低レベ
ルになると、出力ＯＵＴからＱ、Ｂ１２へのベース電流
は供給されなくなり、ＱＢｌ２はオフとなる。この状態
ではＱＭＩ １ 、ＱＭＩ ２もオンとなっているが、
ＱＢＩＩのベース電荷は既に引抜かれているので、電流
は流れない。つまり、入出力ともに低レベルの定常状態
にあっても、電流はリーク電流以外は流れない。次に、
入力が低レベルから、高レベルと切換わる場合について
考える。入力が切換わった直後は、出力はまだ低レベル
にある。したがって、ＱＭＩ １はオフ、ＱＭＩ２はオ
ン、９Ｍ１３はオフ、ＱＭＩ４はオンとなり、ＱＭＩ２
を経てＱＢＩＩにベース電流が供給される一方、ＱＢｌ
２のベース電荷はＱＭＩ４によシ引抜かれる。したがっ
て、ＱＢｌ２は急速にオフとなり、出力ＯＵＴはＱＢＩ
Ｉにより高レベルへと向かう。出力ＯＵＴが完全に高レ
ベルとなるとＱＭＩ２はオフとなシ、最初に説明した状
態に戻る。
Ｔが何かの原因（たとえば出力に接続される負荷のリー
ク電流等）で低レベルとなったとするとＱＭＩ２がオン
となりＱＢＩＩに入力端ＩＮからベース電流が供給され
出力ＯＵ Ｔは高レベルに保たれる。ＯＵＴが高レベル
にある限ｖＱＢ１１はオフであり、従がって定常状態で
は殆んど電流は流れない。次に、入力ＩＮが高レベルか
ら低レベルに切換わる状態を考える。切換わった直後は
出力ＯＵＴはまだ高レベルにある。この状態ではＱＭＩ
１ 、ＱＭＩ ３がオン、 Ｑ、Ｍｌ ２． ＱＭ
１４はオフである。ＱＢＩＩのベースに蓄積されていた
電荷はＱＭＩＩにより引抜かれＱＢＩＩはオフとなり、
一方、ＱＢｌ２にはＱＭ１３全経てベース電流が供給さ
れるのでオンとなる。従がって、ＱＢｌ２のコレクタに
はそのベース電流のｈｕｅ倍の電流が流れるので、出力
ＯＵＴは急速に低レベルに向かう。出力ＯＵＴが低レベ
ルになると、出力ＯＵＴからＱ、Ｂ１２へのベース電流
は供給されなくなり、ＱＢｌ２はオフとなる。この状態
ではＱＭＩ １ 、ＱＭＩ ２もオンとなっているが、
ＱＢＩＩのベース電荷は既に引抜かれているので、電流
は流れない。つまり、入出力ともに低レベルの定常状態
にあっても、電流はリーク電流以外は流れない。次に、
入力が低レベルから、高レベルと切換わる場合について
考える。入力が切換わった直後は、出力はまだ低レベル
にある。したがって、ＱＭＩ １はオフ、ＱＭＩ２はオ
ン、９Ｍ１３はオフ、ＱＭＩ４はオンとなり、ＱＭＩ２
を経てＱＢＩＩにベース電流が供給される一方、ＱＢｌ
２のベース電荷はＱＭＩ４によシ引抜かれる。したがっ
て、ＱＢｌ２は急速にオフとなり、出力ＯＵＴはＱＢＩ
Ｉにより高レベルへと向かう。出力ＯＵＴが完全に高レ
ベルとなるとＱＭＩ２はオフとなシ、最初に説明した状
態に戻る。
以上説明したように、第５図の回路でも入出力が高また
は低レベルに留まっている限りはリーク電流が流れるだ
けで消費電力は殆んど零であり、電力は切換の過渡時に
流れるだけである。したがって、全体として消費電力は
、第３．４図の実施例と同様に、０ＭＯ８と同様と考え
てよく、また実効的にＣＭＯＳゲートのｇｍがｈＦＷ倍
されると考えてよいことは、第３．４図の実施例の場合
と同じである。
は低レベルに留まっている限りはリーク電流が流れるだ
けで消費電力は殆んど零であり、電力は切換の過渡時に
流れるだけである。したがって、全体として消費電力は
、第３．４図の実施例と同様に、０ＭＯ８と同様と考え
てよく、また実効的にＣＭＯＳゲートのｇｍがｈＦＷ倍
されると考えてよいことは、第３．４図の実施例の場合
と同じである。
第６図は本発明のもう一つの実施例である。この実施例
と第５図の実施例との違いは、第５図で出力ＯＵＴに接
続されていたＱＭＩＩのドレーンが第６図ではＱＢ１２
０ペースに接続されている点だけである。第６図の回路
では、入力が低レベルから高レベルへと切換わる時に、
ＱＢｌｌのベースから引抜かれた電荷はＱＢｌ２にベー
ス電流として供給され、したがってその分だけＱＢｌ２
がオンとなる時間が早くなる。その他の動作については
、第６図と第５図は同じである。なお、第５．６図の回
路では、ＱＢｌのベース電流を前段回路が供給しなけれ
ばならないので、第３．４図の場合に比べ前段に多少大
きな駆動能力が必要とされる。
と第５図の実施例との違いは、第５図で出力ＯＵＴに接
続されていたＱＭＩＩのドレーンが第６図ではＱＢ１２
０ペースに接続されている点だけである。第６図の回路
では、入力が低レベルから高レベルへと切換わる時に、
ＱＢｌｌのベースから引抜かれた電荷はＱＢｌ２にベー
ス電流として供給され、したがってその分だけＱＢｌ２
がオンとなる時間が早くなる。その他の動作については
、第６図と第５図は同じである。なお、第５．６図の回
路では、ＱＢｌのベース電流を前段回路が供給しなけれ
ばならないので、第３．４図の場合に比べ前段に多少大
きな駆動能力が必要とされる。
第７図は、本発明の更にもう一つの実施例の回路図であ
る。この実施例では、第３，４図、または第５．６図に
おいてＱＭＩ、ＱＭ２、またはＱＭＩＩ、ＱＭＩ２をと
り去り、ＱＢ１″！、たけＱＢＩＩのベースを直接入力
端子に接続した形となっている。この場合、ＱＢｌは入
力が極く低レベルにある以外の時はオン状態にあるので
、入力に乗った雑音は全て出力側に現われるという欠点
を有している。しかし、雑音余裕度が充分に確保されて
いる場合には、この回路を使用できる。なおこの回路の
動作については、第３〜６図の動作説明から明らかであ
るので、説明を省く。
る。この実施例では、第３，４図、または第５．６図に
おいてＱＭＩ、ＱＭ２、またはＱＭＩＩ、ＱＭＩ２をと
り去り、ＱＢ１″！、たけＱＢＩＩのベースを直接入力
端子に接続した形となっている。この場合、ＱＢｌは入
力が極く低レベルにある以外の時はオン状態にあるので
、入力に乗った雑音は全て出力側に現われるという欠点
を有している。しかし、雑音余裕度が充分に確保されて
いる場合には、この回路を使用できる。なおこの回路の
動作については、第３〜６図の動作説明から明らかであ
るので、説明を省く。
以上説明してきた回路の使用例について簡単に述べる。
第８図は３人力ＣＭ０８ ＮＡＮＤゲートＡと第６図
の実施例Ｂとｔ組み合わせた例で、全体として３人力Ｎ
ＡＮＤ回路を構成している。この回路の遅延時間を、現
在高速バイポーラ論理回路として最も標準的なＥＣＬ回
路の遅延時間と、同一レベルのプロセス全仮定して比較
した。その結果、負荷容ｉ１ ｐＦに対して、第８図の
回路の遅延時間はＥＣＬとほぼ同一となることがわかっ
た。また、Ａ、Ｂ両部分での遅延時間はほぼ等しく Ｅ
ＣＬの遅延時間のそれぞれ約半分であった。
の実施例Ｂとｔ組み合わせた例で、全体として３人力Ｎ
ＡＮＤ回路を構成している。この回路の遅延時間を、現
在高速バイポーラ論理回路として最も標準的なＥＣＬ回
路の遅延時間と、同一レベルのプロセス全仮定して比較
した。その結果、負荷容ｉ１ ｐＦに対して、第８図の
回路の遅延時間はＥＣＬとほぼ同一となることがわかっ
た。また、Ａ、Ｂ両部分での遅延時間はほぼ等しく Ｅ
ＣＬの遅延時間のそれぞれ約半分であった。
また、この時の消費電力はスイッチング・サイクル時間
５０ｎｓｅ仮定してＥＣＬの約２０分の１と極めて僅か
である。つまり、第８図の回路を使用すれば、消費電力
の点からはＥＣＬの約２０倍高集積のＬＳＩｔ−構成し
、単位ゲートの遅延時間全基本的にはＥＣＬと同程度に
できることになる。
５０ｎｓｅ仮定してＥＣＬの約２０分の１と極めて僅か
である。つまり、第８図の回路を使用すれば、消費電力
の点からはＥＣＬの約２０倍高集積のＬＳＩｔ−構成し
、単位ゲートの遅延時間全基本的にはＥＣＬと同程度に
できることになる。
また、本発明のバッファの使用法として、別のアプロー
チも可能である。第９図はその概念を示したもので、Ａ
はＣＭＯＳゲートを複数個組合わせた論理回路網であｐ
、Ｂ、Ｂ’等は本願発明のバッファ回路である。この場
合、ＣＭＯＳゲートの回路網は、各ゲートの負荷が充分
軽いと考えられる程度の範囲でまとめられており、各Ｃ
ＭＯＳゲートは軽負荷（つまり負荷ゲートが近くに配置
されておシ、配線容量等が少ない）の条件で動作してい
る。一方、チップ内の遠方に配置されているゲートへの
入力全印加するとか、またはファンアウトが多いとかで
負荷が重い場合には、信号はバッファ回路Ｂ等を介して
伝達される。したがって、負荷による遅延時間の増加は
少ない。このような使用法のいったって簡単な場合を第
１０図に示す。この場合、たとえばＩ２から入力された
信号は、ＣＭＯＳゲートＡＩ、Ａ３．Ａ４？経てＢ２で
バッファされて出力０２へ出へ行く。この場合、Ａ１．
Ａ３．Ａ４の負荷は軽いので各々ＥＣＬの約１７２の遅
延時間で動作する。また、出力０２の負荷が重くても、
この部分も約ＥＣＬの１／２の遅延時間で動作するので
、全体としてＥＣＬの２倍の遅延時間でゲート３段が動
作することになる。この遅延時間の低減は、ＣＭＯＳゲ
ート回路網部分での縦続ゲート数が多い程大きくなる。
チも可能である。第９図はその概念を示したもので、Ａ
はＣＭＯＳゲートを複数個組合わせた論理回路網であｐ
、Ｂ、Ｂ’等は本願発明のバッファ回路である。この場
合、ＣＭＯＳゲートの回路網は、各ゲートの負荷が充分
軽いと考えられる程度の範囲でまとめられており、各Ｃ
ＭＯＳゲートは軽負荷（つまり負荷ゲートが近くに配置
されておシ、配線容量等が少ない）の条件で動作してい
る。一方、チップ内の遠方に配置されているゲートへの
入力全印加するとか、またはファンアウトが多いとかで
負荷が重い場合には、信号はバッファ回路Ｂ等を介して
伝達される。したがって、負荷による遅延時間の増加は
少ない。このような使用法のいったって簡単な場合を第
１０図に示す。この場合、たとえばＩ２から入力された
信号は、ＣＭＯＳゲートＡＩ、Ａ３．Ａ４？経てＢ２で
バッファされて出力０２へ出へ行く。この場合、Ａ１．
Ａ３．Ａ４の負荷は軽いので各々ＥＣＬの約１７２の遅
延時間で動作する。また、出力０２の負荷が重くても、
この部分も約ＥＣＬの１／２の遅延時間で動作するので
、全体としてＥＣＬの２倍の遅延時間でゲート３段が動
作することになる。この遅延時間の低減は、ＣＭＯＳゲ
ート回路網部分での縦続ゲート数が多い程大きくなる。
しかし、一般にゲート数が多くなると負荷も大きくなる
ので、どこかに最適点がある。この最適点は、使用する
プロセス・テクノロジー、回路設計技術のレベル等で決
まる。！た、第９図に示した使用方法の場合、バイポー
ラ・ＣＭＯＳノ（ソファの使用個数が減少するので、バ
ッファ使用によるチップ面積増加も少なく押え得る。ま
た、実際に使用する際には、論理ゲート網に対するバイ
ポーラＣＭＯ８複合バッファとしては、ノンインバータ
型とインバータ型との両者を組合わせて使うことになろ
うが、その場合インバータ型の）（ソファとしては従来
型のどのようなもの全本発明のバッファと組合わせて使
用してもよい。
ので、どこかに最適点がある。この最適点は、使用する
プロセス・テクノロジー、回路設計技術のレベル等で決
まる。！た、第９図に示した使用方法の場合、バイポー
ラ・ＣＭＯＳノ（ソファの使用個数が減少するので、バ
ッファ使用によるチップ面積増加も少なく押え得る。ま
た、実際に使用する際には、論理ゲート網に対するバイ
ポーラＣＭＯ８複合バッファとしては、ノンインバータ
型とインバータ型との両者を組合わせて使うことになろ
うが、その場合インバータ型の）（ソファとしては従来
型のどのようなもの全本発明のバッファと組合わせて使
用してもよい。
なお、本発明においてＭＯＳ ）ランジスタの■τｕｋ
変えることにより、速度、消費電力、出力レベルなどを
変え得るが、それは設計の問題であシ、本発明の範囲内
にあることはいうまでもない。
変えることにより、速度、消費電力、出力レベルなどを
変え得るが、それは設計の問題であシ、本発明の範囲内
にあることはいうまでもない。
また、ｎｐｎ）ランジスタ１ｐｎｐ ）ランジスタに変
えｐチャンネルＭＯ８Ｉ−ランジスタとｎチャンネルＭ
ＯＳトランジスタのとを入れ替えても、同様な動作をさ
せ得ることは言うまでもない。
えｐチャンネルＭＯ８Ｉ−ランジスタとｎチャンネルＭ
ＯＳトランジスタのとを入れ替えても、同様な動作をさ
せ得ることは言うまでもない。
以上のように本願発明により、ノンインノく一タ型の高
速、低消費電力の複合バッファ回路が得られ、もって駆
動能力の高い所望の論理回路が容易に構成できるのでそ
の工業的価値は太きい。
速、低消費電力の複合バッファ回路が得られ、もって駆
動能力の高い所望の論理回路が容易に構成できるのでそ
の工業的価値は太きい。
第１図は、従来のインバータ型のバッファ回路、第２図
は、バッファ回路の使用方法金示した図、第３図は本発
明の一実施例、第４図は本発明のもう一つの実施例、第
５図は本発明の更にもう一つの実施例、第６図は本発明
の更にもう一つの実施例、第７図は本発明の更にもう一
つの実施例、第８図は本発明のバッファの使用方法の一
例、第９図は、本発明のバッファの使用方法のもう一つ
の例の概念図、第１０図は第９図の概念を具体化し第
１ 図 箭２ 図 第３図 ｙ］４ 図 劉 ５ 図 第 ６ 口 〒 第７ ｎ ＶＪ Ｂ 図
は、バッファ回路の使用方法金示した図、第３図は本発
明の一実施例、第４図は本発明のもう一つの実施例、第
５図は本発明の更にもう一つの実施例、第６図は本発明
の更にもう一つの実施例、第７図は本発明の更にもう一
つの実施例、第８図は本発明のバッファの使用方法の一
例、第９図は、本発明のバッファの使用方法のもう一つ
の例の概念図、第１０図は第９図の概念を具体化し第
１ 図 箭２ 図 第３図 ｙ］４ 図 劉 ５ 図 第 ６ 口 〒 第７ ｎ ＶＪ Ｂ 図
Claims (1)
- 【特許請求の範囲】 １、第１の電源端と出力端にコレクタ、エミッタがそれ
ぞれ接続され、入力端にベースが接続された第１のｎｐ
ｎ （ｐｎｐ） トランジスタと、前記出力端と第２の
電源端にそれぞれコレクタ、エミッタが接続された第２
のｎｐｎ（ｐｎｐ）トランジスタと、 前記第２のｎｐｎ （ｐｎｐＪ ）ランジスタのコレク
タ、ベース間に接続され、そのゲートが前記入力端に接
続されたｐ（ｎ）チャネルＭＯＳトランジスタと、 前記第２のｎｐｎ （ｐｎｐ））ランジスタのベース、
エミッタ間に接続され、そのゲートが前記入力端に接続
されたｎｃｐ）チャネルＭＯＳトランジスタとを含むバ
ッファ回路。 ２ 第１の電源端と出力端にコレクタ、エミッタがそれ
ぞれ接続された第１のｎｐｎ（ｐｎｐ）トランジスタと
、 前記出力端と第２の電源端にそれぞれコレクタ、エミッ
タが接続された第２のｎ ｐｎ （１）ｎｌ））トラン
ジスタと、 前記第１のｎｐｎ （ｐｎｐ））ランジスタのコレクタ
、ベース間に接続され、そのゲートが入力端に接続され
た第１のｎ （ｐ）チャネルＭＯＳトランジスタと、 前記第１のｆｌｐｎ Ｃｐｎｐ） トランジスタのベー
ス、エミッタ間に接続され、そのゲートが前記入力端に
接続された第２のｎ（１））や亜主チャネルＭＯ８）ラ
ンジスタと、 前記第１のｎ１ｌｎ （１）ｎｌ）） トランジスタの
ベース、、ｃミッタ間、もしくは前記第１．第２のｎｐ
ｎ （１）ｎｐ）Ｉ−ランジスタのベース間に接続され
、そのゲートが前記入力端に接続式れた第１の１）（ｎ
）チャネルＭＯＳトランジスタと１ 前記第２のｎｐｎ Ｃｐｎｐ） トランジスタのコレク
タ、ベース間に接続され、そのゲートが前記入力端に接
続された第２のｐ（ｎ）チャネルＭＯＳトランジスタと
を含むバッファ回路。 ３．特許請求の範囲第２項に記載Ω第１のｎチャネルト
ランジスタはデプリーション型であることを特徴とする
バッファ回路。 ４、第１の電源端と出力端にコレクタ、エミッタがそれ
ぞれ接続された第１のｎｐｎ （ｐｎｐ）トランジスタ
と、 前記出力端と第２の電源端にそれぞれコレクタ、エミッ
タが接続された第２のｎｐｎ（ｐｎｐ）トランジスタと
、 前記第１のｎｌ）ｎ Ｃｐｎｐ） トランジスタのペー
ス、エミッタ間、もしくは前記第１．第２のｎｐｎ （
ｐｎｐ）ト’）ンジスタのペース間に接続され、そのゲ
ートが入力端に接続された第１のｐ（ｎ）チャネルＭＯ
Ｓトランジスタと、前記第１のｎｐｎ （ｐｎｐ） ト
ランジスタのベースと前記入力端間に接続され、そのゲ
ートが前記第１のｎｐｎ （ｐｎｐ））ランジスタのエ
ミッタに接続された第２のｐ（ｎ）チャネルＭＯ８）ラ
ンジスタと、 前記第２のｎｐｎ （ｐｎｐ））ランジスタのコレクタ
、ベース間に接続され、そのゲートが前記入力端に接続
された第３のｐ（ｎ）チャネＨ晒 ）千うンジスタと、 前記第２のｎｐｎ （Ｉ）ｎｌ）） トランジスタのン
ジスタとを含むバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116771A JPS598431A (ja) | 1982-07-07 | 1982-07-07 | バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116771A JPS598431A (ja) | 1982-07-07 | 1982-07-07 | バツフア回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4035995A Division JPH05206837A (ja) | 1992-02-24 | 1992-02-24 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598431A true JPS598431A (ja) | 1984-01-17 |
| JPH0440893B2 JPH0440893B2 (ja) | 1992-07-06 |
Family
ID=14695316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116771A Granted JPS598431A (ja) | 1982-07-07 | 1982-07-07 | バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598431A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60175167A (ja) * | 1984-02-20 | 1985-09-09 | Hitachi Ltd | 演算ユニツト及び演算回路 |
| JPS61163716A (ja) * | 1985-01-14 | 1986-07-24 | Nippon Telegr & Teleph Corp <Ntt> | 同期式複合型集積回路装置 |
| JPS62108617A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | 論理回路 |
| US4825274A (en) * | 1985-11-15 | 1989-04-25 | Hitachi, Ltd. | Bi-CMOS semiconductor device immune to latch-up |
| JPH01141416A (ja) * | 1987-11-28 | 1989-06-02 | Toshiba Corp | 出力回路 |
| US4858189A (en) * | 1984-02-13 | 1989-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JPH0262117A (ja) * | 1988-08-06 | 1990-03-02 | Samsung Electron Co Ltd | 論理回路 |
| EP0403075A2 (en) * | 1989-05-15 | 1990-12-19 | Texas Instruments Incorporated | High performance bicmos logic circuit with full output voltage swing |
| JPH04212790A (ja) * | 1991-02-13 | 1992-08-04 | Hitachi Ltd | 半導体集積回路 |
| JPH06195202A (ja) * | 1993-10-12 | 1994-07-15 | Hitachi Ltd | キャリー伝播回路及びそれを用いた演算ユニットを有する半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609479A (en) * | 1968-02-29 | 1971-09-28 | Westinghouse Electric Corp | Semiconductor integrated circuit having mis and bipolar transistor elements |
| JPS5619660A (en) * | 1979-07-26 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Complementary mis logic circuit |
-
1982
- 1982-07-07 JP JP57116771A patent/JPS598431A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3609479A (en) * | 1968-02-29 | 1971-09-28 | Westinghouse Electric Corp | Semiconductor integrated circuit having mis and bipolar transistor elements |
| JPS5619660A (en) * | 1979-07-26 | 1981-02-24 | Nippon Telegr & Teleph Corp <Ntt> | Complementary mis logic circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4858189A (en) * | 1984-02-13 | 1989-08-15 | Hitachi, Ltd. | Semiconductor integrated circuit |
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| JPS61163716A (ja) * | 1985-01-14 | 1986-07-24 | Nippon Telegr & Teleph Corp <Ntt> | 同期式複合型集積回路装置 |
| JP2552107B2 (ja) * | 1985-01-14 | 1996-11-06 | 日本電信電話株式会社 | 同期式複合型集積回路装置 |
| JPS62108617A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | 論理回路 |
| US4825274A (en) * | 1985-11-15 | 1989-04-25 | Hitachi, Ltd. | Bi-CMOS semiconductor device immune to latch-up |
| JPH01141416A (ja) * | 1987-11-28 | 1989-06-02 | Toshiba Corp | 出力回路 |
| JPH0262117A (ja) * | 1988-08-06 | 1990-03-02 | Samsung Electron Co Ltd | 論理回路 |
| EP0403075A2 (en) * | 1989-05-15 | 1990-12-19 | Texas Instruments Incorporated | High performance bicmos logic circuit with full output voltage swing |
| JPH04212790A (ja) * | 1991-02-13 | 1992-08-04 | Hitachi Ltd | 半導体集積回路 |
| JPH06195202A (ja) * | 1993-10-12 | 1994-07-15 | Hitachi Ltd | キャリー伝播回路及びそれを用いた演算ユニットを有する半導体集積回路装置 |
| JP2529083B2 (ja) * | 1993-10-12 | 1996-08-28 | 株式会社日立製作所 | キャリ―伝播回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0440893B2 (ja) | 1992-07-06 |
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