JPH0370429U - - Google Patents

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JPH0370429U
JPH0370429U JP13116789U JP13116789U JPH0370429U JP H0370429 U JPH0370429 U JP H0370429U JP 13116789 U JP13116789 U JP 13116789U JP 13116789 U JP13116789 U JP 13116789U JP H0370429 U JPH0370429 U JP H0370429U
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channel
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【図面の簡単な説明】
第１図は本考案回路を示す回路図、第２図は第
１図の特性を示す特性図、第３図は従来回路を示
す回路図、第４図は第３図の特性を示す特性図で
ある。 １……入力端子、３……ＰチヤンネルＭＯＳト
ランジスタ、４……出力端子、５……Ｎチヤンネ
ルＭＯＳトランジスタ、６……ＮＡＮＤゲート、
７，９……インバータ、８……ＮＯＲゲート。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) 電源と出力端子との間に出力路が接続され
    たＰチヤンネルＭＯＳトランジスタと、前記出力
    端子とアースとの間に出力路が接続されたＮチヤ
    ンネルＭＯＳトランジスタとを備え、前記Ｐチヤ
    ンネルＭＯＳトランジスタ及び前記Ｎチヤンネル
    ＭＯＳトランジスタの入力に入力信号を反転入力
    して前記出力端子から出力信号を得るバツフアに
    おいて、 前記ＰチヤンネルＭＯＳトランジスタ及び前記
    ＮチヤンネルＭＯＳトランジスタの出力路に貫通
    電流が流れるのを防止する防止回路を、前記入力
    信号が入力される入力端子と前記ＰチヤンネルＭ
    ＯＳトランジスタ及び前記ＮチヤンネルＭＯＳト
    ランジスタの入力との間に設けたことを特徴とす
    るバツフアの貫通電流防止回路。 (2) 前記防止回路は、一方の入力が前記入力端
    子と接続され、他方の入力が第１のインバータを
    介して前記ＮチヤンネルＭＯＳトランジスタの入
    力と接続され、出力が前記ＰチヤンネルＭＯＳト
    ランジスタの入力と接続された論理積回路と、一
    方の入力が前記入力端子と接続され、他方の入力
    が第２のインバータを介して前記ＰチヤンネルＭ
    ＯＳトランジスタの入力と接続され、出力が前記
    ＮチヤンネルＭＯＳトランジスタの入力と接続さ
    れた論理和回路と、より成ることを特徴とする請
    求項(1)記載のバツフアの貫通電流防止回路。 (3) 前記第２のインバータのスレツシヨルドレ
    ベルを前記第１のインバータのスレツシヨルドレ
    ベルより大としたことを特徴とする請求項(2)記
    載のバツフアの貫通電流防止回路。
JP13116789U 1989-11-10 1989-11-10 Pending JPH0370429U (ja)

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JPH0370429U true JPH0370429U (ja) 1991-07-15

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60165117A (ja) * 1984-02-08 1985-08-28 Nec Corp Ｃｍｏｓ出力回路
JPS62200821A (ja) * 1986-02-27 1987-09-04 Fujitsu Ltd 半導体集積回路
JPS6432719A (en) * 1987-07-29 1989-02-02 Seiko Instr & Electronics Output device for semiconductor integrated circuit
JPH02114718A (ja) * 1988-10-25 1990-04-26 Nec Corp 出力バッファ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
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JPS6432719A (en) * 1987-07-29 1989-02-02 Seiko Instr & Electronics Output device for semiconductor integrated circuit
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