JP3117603B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- semiconductor integrated
- integrated circuit
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、論理ゲートや論理組み
合わせ回路を搭載した半導体集積回路に係り、特に消費
電力の低減対策に関する。
合わせ回路を搭載した半導体集積回路に係り、特に消費
電力の低減対策に関する。
【０００２】
【従来の技術】一般的に、トランスファゲートや論理組
み合わせ回路を搭載した半導体集積回路の消費電力は、
回路を構成する論理ゲートのスイッチング頻度や、スイ
ッチングされるノードの静電容量に比例し、スイッチン
グ振幅の自乗に比例する。その場合、スイッチング振幅
は通常のＣＭＯＳ型の半導体集積回路では電源電圧に等
しいことが知られている。
み合わせ回路を搭載した半導体集積回路の消費電力は、
回路を構成する論理ゲートのスイッチング頻度や、スイ
ッチングされるノードの静電容量に比例し、スイッチン
グ振幅の自乗に比例する。その場合、スイッチング振幅
は通常のＣＭＯＳ型の半導体集積回路では電源電圧に等
しいことが知られている。
【０００３】このため、半導体集積回路の消費電力を低
減しようとすると、システムアーキテクチャのレベルか
ら論理ゲートのスイッチング頻度を減らす手段を講ずる
か、プロセスおよびマスク設計的な工夫によりスイチン
グノードの容量を減らす手段を講ずるか、低電圧で作動
可能な回路を実現する手段を講ずるか、或いはこれらの
手段を適宜組合せる必要がある。これらの手段のうち回
路の動作電圧を下げる手段は、消費電力が電源電圧の自
乗に比例することからみて、消費電力の低減に直接的に
効果があり、かつ最も効果が高いと考えられる。
減しようとすると、システムアーキテクチャのレベルか
ら論理ゲートのスイッチング頻度を減らす手段を講ずる
か、プロセスおよびマスク設計的な工夫によりスイチン
グノードの容量を減らす手段を講ずるか、低電圧で作動
可能な回路を実現する手段を講ずるか、或いはこれらの
手段を適宜組合せる必要がある。これらの手段のうち回
路の動作電圧を下げる手段は、消費電力が電源電圧の自
乗に比例することからみて、消費電力の低減に直接的に
効果があり、かつ最も効果が高いと考えられる。
【０００４】一方、単に回路の電源電圧を低下させるの
ではなく、回路の並列性と動作サイクルタイム、電源電
圧とトランジスタのスレッショルド電圧を最適化するこ
とによって飛躍的な低消費電力化が可能であることが知
られている。例えば、文献「Trading Speed for Low Po
wer by Choice of Suppy and Threshold Voltages 」Du
ke Liu他 著 IEEE Journal of Solid-State Circuits
VOL 28 No1 1993年1月号 10-17 頁には、同一機能を
実現するのに、低電圧化と回路の並列化とにより数十分
の一に低消費電力化できることが示されている。
ではなく、回路の並列性と動作サイクルタイム、電源電
圧とトランジスタのスレッショルド電圧を最適化するこ
とによって飛躍的な低消費電力化が可能であることが知
られている。例えば、文献「Trading Speed for Low Po
wer by Choice of Suppy and Threshold Voltages 」Du
ke Liu他 著 IEEE Journal of Solid-State Circuits
VOL 28 No1 1993年1月号 10-17 頁には、同一機能を
実現するのに、低電圧化と回路の並列化とにより数十分
の一に低消費電力化できることが示されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のもののように電源電圧を低電圧化しようとすると、
下記のような問題が生じた。
来のもののように電源電圧を低電圧化しようとすると、
下記のような問題が生じた。
【０００６】第１の問題は、電源電圧を低電圧化してい
くと消費電力が低減される一方、論理ゲートの遅延時間
が増加し、正確な見積りが困難である負荷容量に対する
遅延時間の依存性が増加することにより、相対的に低タ
イミングスキューを実現することが困難になることであ
る。また、低速な論理ゲートを用いてクロック系を設計
すると集積回路内部で伝搬する波形の鈍りが大きく、プ
ロセス条件の変動による内部波形の変化が遅延時間値に
与える影響が大きい。つまりプロセスの変動の影響を回
路が受けやすく歩留まりの高い回路の実現が困難になっ
てくる。さらに、論理回路内部で伝搬する波形が鈍ると
重畳ノイズの影響による誤動作の可能性も増える。
くと消費電力が低減される一方、論理ゲートの遅延時間
が増加し、正確な見積りが困難である負荷容量に対する
遅延時間の依存性が増加することにより、相対的に低タ
イミングスキューを実現することが困難になることであ
る。また、低速な論理ゲートを用いてクロック系を設計
すると集積回路内部で伝搬する波形の鈍りが大きく、プ
ロセス条件の変動による内部波形の変化が遅延時間値に
与える影響が大きい。つまりプロセスの変動の影響を回
路が受けやすく歩留まりの高い回路の実現が困難になっ
てくる。さらに、論理回路内部で伝搬する波形が鈍ると
重畳ノイズの影響による誤動作の可能性も増える。
【０００７】誤動作のない集積回路を実現するには、集
積回路の内部を縦横無尽に配線される制御信号やクロッ
ク等の位相差（タイミングスキューと呼ばれる）を小さ
く、かつ設計段階で正確に見積る必要がある。小さなタ
イミングスキューは、負荷容量の変化に対して遅延時間
の変化の少ない高速な論理ゲートを用いることにより達
成できることもよく知られている。しかるに、上記従来
のような半導体集積回路では、低電圧動作と低タイミン
グスキューという２つの要求を同時に満たすことが困難
である。
積回路の内部を縦横無尽に配線される制御信号やクロッ
ク等の位相差（タイミングスキューと呼ばれる）を小さ
く、かつ設計段階で正確に見積る必要がある。小さなタ
イミングスキューは、負荷容量の変化に対して遅延時間
の変化の少ない高速な論理ゲートを用いることにより達
成できることもよく知られている。しかるに、上記従来
のような半導体集積回路では、低電圧動作と低タイミン
グスキューという２つの要求を同時に満たすことが困難
である。
【０００８】第２の問題として、低電圧動作になるほど
トランジスタのスレッショルド電圧のバラツキが遅延時
間に与える影響が大きいことがある。この影響は、集積
回路の電源電圧をトランジスタのスレッショルド電圧近
辺で動作させるほど顕著になる。
トランジスタのスレッショルド電圧のバラツキが遅延時
間に与える影響が大きいことがある。この影響は、集積
回路の電源電圧をトランジスタのスレッショルド電圧近
辺で動作させるほど顕著になる。
【０００９】第３の問題として、低電圧で動作させる論
理回路では、レイアウト面積が小さくて済むＮチャンネ
ルＭＯＳトランジスタをトランスファーゲートとして用
いることが難しくなる。トランスファーゲートを入力と
する論理ゲートを用いると、低電圧になればなるほどト
ランスファゲートのスレッショルド電圧分の出力電圧の
低下のため、論理スレッショルド電圧に対するトランス
ファーゲートの出力電圧のマージン確保が困難になり、
速度および確実な動作の保証が困難になる。したがっ
て、ＮチャンネルＭＯＳトランジスタをトランスファゲ
ートとして用いることができない。また、電源電圧に関
しても、回路をトランジスタのスレッショルド電圧近辺
で機能しない。そこで、一般的には、低電圧で動作させ
る回路はこのトランスファーゲートの出力電圧の問題を
避けるため、ＰチャンネルおよびＮチャンネルトランジ
スタを並列にした相補型のトランスファーゲートを用い
る。しかし、相補型のトランスファーゲートには余分な
トランジスタと相補的な制御信号が必要な為にレイアウ
ト面積が増える。さらにトランジスタのドレイン容量も
増大するため、低電圧化によって生じた論理の伝搬速度
の低下をさらに助長している。
理回路では、レイアウト面積が小さくて済むＮチャンネ
ルＭＯＳトランジスタをトランスファーゲートとして用
いることが難しくなる。トランスファーゲートを入力と
する論理ゲートを用いると、低電圧になればなるほどト
ランスファゲートのスレッショルド電圧分の出力電圧の
低下のため、論理スレッショルド電圧に対するトランス
ファーゲートの出力電圧のマージン確保が困難になり、
速度および確実な動作の保証が困難になる。したがっ
て、ＮチャンネルＭＯＳトランジスタをトランスファゲ
ートとして用いることができない。また、電源電圧に関
しても、回路をトランジスタのスレッショルド電圧近辺
で機能しない。そこで、一般的には、低電圧で動作させ
る回路はこのトランスファーゲートの出力電圧の問題を
避けるため、ＰチャンネルおよびＮチャンネルトランジ
スタを並列にした相補型のトランスファーゲートを用い
る。しかし、相補型のトランスファーゲートには余分な
トランジスタと相補的な制御信号が必要な為にレイアウ
ト面積が増える。さらにトランジスタのドレイン容量も
増大するため、低電圧化によって生じた論理の伝搬速度
の低下をさらに助長している。
【００１０】以上のように、従来の論理組み合わせ回路
とトランスファゲートとを配設した半導体集積回路で
は、主として上述の３つの問題が相互に関連して存在
し、結果的に消費電力の低減を図るのが困難であった。
とトランスファゲートとを配設した半導体集積回路で
は、主として上述の３つの問題が相互に関連して存在
し、結果的に消費電力の低減を図るのが困難であった。
【００１１】本発明の基本的な目的は、論理組み合わせ
回路とトランスファゲートとを配置した半導体集積回路
において、消費電力の低減を図りつつ下記の問題の発生
を抑制することにある。第１に、低消費電力を実現する
ために必要な低電圧化にともなうタイミングスキューの
発生を抑制する。第２に、トランジスタのスレッショル
ド電圧近辺の電源電圧での動作を可能にする。第３に、
トランスファーゲートの相補化にともなうレイアウト面
積の増加と遅延性能の低下を抑制する。
回路とトランスファゲートとを配置した半導体集積回路
において、消費電力の低減を図りつつ下記の問題の発生
を抑制することにある。第１に、低消費電力を実現する
ために必要な低電圧化にともなうタイミングスキューの
発生を抑制する。第２に、トランジスタのスレッショル
ド電圧近辺の電源電圧での動作を可能にする。第３に、
トランスファーゲートの相補化にともなうレイアウト面
積の増加と遅延性能の低下を抑制する。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明が講じた解決手段は、低電圧で作動するデー
タ処理系を構成する一方、データ処理系を制御する駆動
系は高い電圧で作動させるように構成することにある。
め、本発明が講じた解決手段は、低電圧で作動するデー
タ処理系を構成する一方、データ処理系を制御する駆動
系は高い電圧で作動させるように構成することにある。
【００１３】具体的に請求項１の発明の講じた手段は、
低電圧で作動して論理演算処理を行うように構成された
データ処理回路と、該データ処理回路を制御する駆動信
号を出力する駆動手段とを備えた半導体集積回路を前提
とする。そして、上記データ処理回路を作動させるため
の電力を供給する第１電源線と、上記駆動手段を作動さ
せるための電力を供給する第２電源線とを設け、上記第
２電源線の電源電圧を、上記第１電源線の電源電圧より
も高く設定する構成としたものである。
低電圧で作動して論理演算処理を行うように構成された
データ処理回路と、該データ処理回路を制御する駆動信
号を出力する駆動手段とを備えた半導体集積回路を前提
とする。そして、上記データ処理回路を作動させるため
の電力を供給する第１電源線と、上記駆動手段を作動さ
せるための電力を供給する第２電源線とを設け、上記第
２電源線の電源電圧を、上記第１電源線の電源電圧より
も高く設定する構成としたものである。
【００１４】請求項２の発明の講じた手段は、請求項１
の発明において、上記駆動手段の作動を制御する制御信
号を出力する制御手段を設け、該該制御手段に上記第２
電源線を介して電力を供給するように構成したものであ
る請求項３の発明の講じた手段は、請求項１又は２の発
明において、上記データ処理回路を、論理組み合わせ回
路と該論理組み合わせ回路への信号の入力を制御するト
ランスファゲートとを備えたものとし、上記駆動手段の
信号が少なくともトランスファゲートのゲートに付与さ
れるように構成したものである。
の発明において、上記駆動手段の作動を制御する制御信
号を出力する制御手段を設け、該該制御手段に上記第２
電源線を介して電力を供給するように構成したものであ
る請求項３の発明の講じた手段は、請求項１又は２の発
明において、上記データ処理回路を、論理組み合わせ回
路と該論理組み合わせ回路への信号の入力を制御するト
ランスファゲートとを備えたものとし、上記駆動手段の
信号が少なくともトランスファゲートのゲートに付与さ
れるように構成したものである。
【００１５】請求項４の発明の講じた手段は、請求項１
又は３の発明において、上記駆動手段の作動を制御する
制御信号を出力する制御手段を設け、該制御手段を、上
記第１電源線を介して電力を供給されるものとし、上記
制御手段と上記駆動手段との間に、制御信号のレベルを
駆動手段の作動に必要なレベルに高めるレベル変換手段
を介設したものである。
又は３の発明において、上記駆動手段の作動を制御する
制御信号を出力する制御手段を設け、該制御手段を、上
記第１電源線を介して電力を供給されるものとし、上記
制御手段と上記駆動手段との間に、制御信号のレベルを
駆動手段の作動に必要なレベルに高めるレベル変換手段
を介設したものである。
【００１６】請求項５の発明の講じた手段は、請求項２
の発明において、上記データ処理回路の出力信号を上記
制御手段に伝達するための信号線を設け、上記データ処
理回路から制御手段への信号伝達経路のみに、データ処
理回路の出力信号のレベルを上記駆動手段の作動に必要
なレベルに変換するレベル変換回路を介設したものであ
る。
の発明において、上記データ処理回路の出力信号を上記
制御手段に伝達するための信号線を設け、上記データ処
理回路から制御手段への信号伝達経路のみに、データ処
理回路の出力信号のレベルを上記駆動手段の作動に必要
なレベルに変換するレベル変換回路を介設したものであ
る。
【００１７】請求項６の発明の講じた手段は、請求項５
の発明において、データ処理回路の外部からのデータの
入出力を、上記制御手段を介して行うように構成したも
のである。
の発明において、データ処理回路の外部からのデータの
入出力を、上記制御手段を介して行うように構成したも
のである。
【００１８】請求項７の発明の講じた手段は、Ｎチャネ
ルトランジスタで構成されるトランスファゲートと該ト
ランスファゲートを介して制御信号が入力される論理組
み合わせ回路とを有する低電圧作動型のデータ処理回路
と、該データ処理回路を駆動させるための駆動信号を出
力する駆動手段とを備えたＣＭＯＳ型半導体集積回路を
前提とする。そして、上記データ処理回路を作動させる
ための電力を供給する第１電源線と、上記駆動手段を作
動させるための電力を供給する第２電源線とを設け、上
記駆動手段から出力される駆動信号の最大電圧が、上記
第１電源線の電源電圧と上記トランスファーゲートを構
成するトランジスタのスレッショルド電圧とを加算した
電圧値以上となるように構成したものである。
ルトランジスタで構成されるトランスファゲートと該ト
ランスファゲートを介して制御信号が入力される論理組
み合わせ回路とを有する低電圧作動型のデータ処理回路
と、該データ処理回路を駆動させるための駆動信号を出
力する駆動手段とを備えたＣＭＯＳ型半導体集積回路を
前提とする。そして、上記データ処理回路を作動させる
ための電力を供給する第１電源線と、上記駆動手段を作
動させるための電力を供給する第２電源線とを設け、上
記駆動手段から出力される駆動信号の最大電圧が、上記
第１電源線の電源電圧と上記トランスファーゲートを構
成するトランジスタのスレッショルド電圧とを加算した
電圧値以上となるように構成したものである。
【００１９】請求項８の発明の講じた手段は、請求項７
の発明において、半導体集積回路を、チャンネル長が
０．５μｍ以下のＣＭＯＳ型半導体集積回路とする。そ
して、上記第２電源線の電源電圧をＮチャンネルトラン
ジスタのスレッショルド電圧以上とし、上記第１電源線
の電圧をＮチャンネルトランジスタのスレッショルド電
圧以下としたものである。
の発明において、半導体集積回路を、チャンネル長が
０．５μｍ以下のＣＭＯＳ型半導体集積回路とする。そ
して、上記第２電源線の電源電圧をＮチャンネルトラン
ジスタのスレッショルド電圧以上とし、上記第１電源線
の電圧をＮチャンネルトランジスタのスレッショルド電
圧以下としたものである。
【００２０】請求項９の発明の講じた手段は、請求項１
の発明において、上記駆動手段及びその制御手段で構成
されたクロック回路を設ける。そして、上記第２電源線
を、上記クロック回路に電源を供給するクロック系電源
線としたものである。
の発明において、上記駆動手段及びその制御手段で構成
されたクロック回路を設ける。そして、上記第２電源線
を、上記クロック回路に電源を供給するクロック系電源
線としたものである。
【００２１】請求項１０の発明の講じた手段は、請求項
１０の発明において、上記制御手段と上記駆動手段との
間に、制御信号のレベルを駆動手段の作動に必要なレベ
ルに高めるレベル変換手段を介設したものである。
１０の発明において、上記制御手段と上記駆動手段との
間に、制御信号のレベルを駆動手段の作動に必要なレベ
ルに高めるレベル変換手段を介設したものである。
【００２２】請求項１１の発明の講じた手段は、請求項
２の発明において、半導体集積回路を、データパスと制
御パスと入出力回路とレベル変換手段で構成されるマイ
クロプロセッサとし、上記データ処理回路をマイクロプ
ロセッサのデータパスとし、上記駆動手段及び制御手段
を、マイクロプロセッサの制御パス内に収納されたもの
とする。そして、上記第１電源線が上記データパスに電
力を供給し、上記第２電源線が上記制御パスに電力を供
給し、上記データパスから制御パスに信号を供給する信
号線に、データパスの出力信号のレベルを制御パスの作
動に必要なレベルに高めるレベル変換手段を介設したも
のである。
２の発明において、半導体集積回路を、データパスと制
御パスと入出力回路とレベル変換手段で構成されるマイ
クロプロセッサとし、上記データ処理回路をマイクロプ
ロセッサのデータパスとし、上記駆動手段及び制御手段
を、マイクロプロセッサの制御パス内に収納されたもの
とする。そして、上記第１電源線が上記データパスに電
力を供給し、上記第２電源線が上記制御パスに電力を供
給し、上記データパスから制御パスに信号を供給する信
号線に、データパスの出力信号のレベルを制御パスの作
動に必要なレベルに高めるレベル変換手段を介設したも
のである。
【００２３】
【作用】以上の構成により、請求項１の発明では、デー
タ処理回路が第１電源線を介して供給される低電圧電力
で作動するので、低消費電力型の半導体集積回路が構成
されている。その際、データ処理回路を作動させるため
の駆動手段には、第２電源線を介して第１電源線よりも
高い電圧の電力が供給されるので、駆動手段を構成する
論理ゲート等がデータ処理回路に比べてより高駆動にな
る。したがって、データ処理回路と同一の電源電圧とす
る場合に比べて負荷容量の変動に対する遅延時間変化が
小さくなり、低タイミングスキューが実現される。
タ処理回路が第１電源線を介して供給される低電圧電力
で作動するので、低消費電力型の半導体集積回路が構成
されている。その際、データ処理回路を作動させるため
の駆動手段には、第２電源線を介して第１電源線よりも
高い電圧の電力が供給されるので、駆動手段を構成する
論理ゲート等がデータ処理回路に比べてより高駆動にな
る。したがって、データ処理回路と同一の電源電圧とす
る場合に比べて負荷容量の変動に対する遅延時間変化が
小さくなり、低タイミングスキューが実現される。
【００２４】請求項２の発明では、上記駆動手段の作動
を制御する制御手段も第２電源線を介して電力を構成さ
れるので、制御手段からレベル変換を行うことなく駆動
手段に制御信号を供給することが可能となり、回路構成
が簡素になる。
を制御する制御手段も第２電源線を介して電力を構成さ
れるので、制御手段からレベル変換を行うことなく駆動
手段に制御信号を供給することが可能となり、回路構成
が簡素になる。
【００２５】請求項３の発明では、データ処理回路内で
論理組み合わせ回路間でトランスファゲートを介して信
号が低電圧下で伝達されるが、トランスファゲートのゲ
ートへの駆動手段からの信号の容量負荷駆動能力が大き
いので、論理組み合わせ回路間の信号の伝達が低タイミ
ングスキュー下で行われる。
論理組み合わせ回路間でトランスファゲートを介して信
号が低電圧下で伝達されるが、トランスファゲートのゲ
ートへの駆動手段からの信号の容量負荷駆動能力が大き
いので、論理組み合わせ回路間の信号の伝達が低タイミ
ングスキュー下で行われる。
【００２６】請求項４の発明では、制御手段が第１電源
線を介して供給される低電圧電力で作動するので、制御
手段の回路構成が大規模になるような場合にも、消費電
力が小さく抑制されることになる。
線を介して供給される低電圧電力で作動するので、制御
手段の回路構成が大規模になるような場合にも、消費電
力が小さく抑制されることになる。
【００２７】請求項５の発明では、データ処理回路の出
力を制御手段に入力する必要がある回路において、デー
タ処理回路から制御回路への信号伝送のみレベル変換回
路を介して低電圧の信号レベルから高電圧の信号レベル
に変換して行われる。つまり、制御回路からデータ処理
回路への信号伝送は高電圧の信号レベルから低電圧の信
号レベルへの伝送であり、信号振幅が入力側の論理スレ
ッショルドを必ず越えるため、レベル変換回路は不要で
ある。したがって、レベル変換回路の節約を図ることが
可能となる。
力を制御手段に入力する必要がある回路において、デー
タ処理回路から制御回路への信号伝送のみレベル変換回
路を介して低電圧の信号レベルから高電圧の信号レベル
に変換して行われる。つまり、制御回路からデータ処理
回路への信号伝送は高電圧の信号レベルから低電圧の信
号レベルへの伝送であり、信号振幅が入力側の論理スレ
ッショルドを必ず越えるため、レベル変換回路は不要で
ある。したがって、レベル変換回路の節約を図ることが
可能となる。
【００２８】請求項６の発明では、外部回路には、高い
電圧で信号を出力する必要があるが、レベル変換手段を
経た信号が制御手段から出力され、かつ制御手段を介し
て信号が入力されるので、別途レベル変換回路を設ける
必要がない。したがって、レベル変換回路が節約され
る。また、外部回路からデータ処理回路へのノイズの入
力が回避され、論理レベルが良好に維持される。
電圧で信号を出力する必要があるが、レベル変換手段を
経た信号が制御手段から出力され、かつ制御手段を介し
て信号が入力されるので、別途レベル変換回路を設ける
必要がない。したがって、レベル変換回路が節約され
る。また、外部回路からデータ処理回路へのノイズの入
力が回避され、論理レベルが良好に維持される。
【００２９】請求項７の発明では、データ処理回路に含
まれるＮチャンネルトランジスタで構成されたトランス
ファーゲートのゲート電極に供給される電圧（第２電源
線からの電圧）が、データ処理回路の電源電圧（第１電
源線からの電圧）とトランスファゲートスレッショルド
電圧との和以上の高い値に維持されるため、トランスフ
ァゲートの出力電圧はデータ処理回路の電源電圧に等し
い振幅が得られる。したがって、低電圧駆動型データ処
理回路においてもＮチャンネルトランスファゲートを用
いることが可能となり、レイアウト面積が小さくて済
む。また、トランスファゲートを構成するトランジスタ
のスレッショルドよりも高い電圧で動作するので、トラ
ンジスタのスレッショルド電圧のバラツキに起因する遅
延時間の増大を招くこともない。
まれるＮチャンネルトランジスタで構成されたトランス
ファーゲートのゲート電極に供給される電圧（第２電源
線からの電圧）が、データ処理回路の電源電圧（第１電
源線からの電圧）とトランスファゲートスレッショルド
電圧との和以上の高い値に維持されるため、トランスフ
ァゲートの出力電圧はデータ処理回路の電源電圧に等し
い振幅が得られる。したがって、低電圧駆動型データ処
理回路においてもＮチャンネルトランスファゲートを用
いることが可能となり、レイアウト面積が小さくて済
む。また、トランスファゲートを構成するトランジスタ
のスレッショルドよりも高い電圧で動作するので、トラ
ンジスタのスレッショルド電圧のバラツキに起因する遅
延時間の増大を招くこともない。
【００３０】請求項８の発明では、チャネル長が０．５
ミクロン以下の場合、ゲート電圧が低くても十分高い動
作速度が得られるので、第１電源線の電源電圧がＮチャ
ネルトランジスタのスレッショルド電圧以下で、第２電
源線の電源電圧がＮチャネルトランジスタのスレッショ
ルド電圧以上であれば低タイミングスキューが維持され
る。したがって、極めて消費電力の少ない半導体集積回
路が構成される。
ミクロン以下の場合、ゲート電圧が低くても十分高い動
作速度が得られるので、第１電源線の電源電圧がＮチャ
ネルトランジスタのスレッショルド電圧以下で、第２電
源線の電源電圧がＮチャネルトランジスタのスレッショ
ルド電圧以上であれば低タイミングスキューが維持され
る。したがって、極めて消費電力の少ない半導体集積回
路が構成される。
【００３１】請求項９の発明では、クロック系には高い
電圧が供給されるので、低消費型の集積回路において、
低クロックスキューが実現される。
電圧が供給されるので、低消費型の集積回路において、
低クロックスキューが実現される。
【００３２】請求項１０の発明では、複雑な回路構成を
必要とする制御手段を配置した場合にも、消費電力の低
減が可能となる。
必要とする制御手段を配置した場合にも、消費電力の低
減が可能となる。
【００３３】請求項１１の発明では、低消費型でかつタ
イミングスキューの小さいマイクロプロセッサを構成す
ることが可能となる。
イミングスキューの小さいマイクロプロセッサを構成す
ることが可能となる。
【００３４】
【実施例】以下、本発明の半導体集積回路の実施例につ
いて、図面を参照しながら説明する。
いて、図面を参照しながら説明する。
【００３５】（第１実施例）まず、本発明の第１実施例
について、図１を参照しながら説明する。図１は、第１
実施例に係るＣＭＯＳ型半導体集積回路の構成を示すブ
ロック図である。図１に示すように、半導体集積回路に
は、内部でデータの処理を行うためのデータ処理回路１
と、該データ処理回路１の作動を制御するための制御回
路２と、上記制御回路２にレベル変換された制御信号を
供給するためのレベル変換回路３と、外部回路と制御回
路２との間で信号の授受を行うための入出力ピン６とが
配置されている。また、半導体集積回路の外部には、所
定の出力電圧ＶDD1 で電力を供給するための第１電源４
と、該第１電源４の出力電圧ＶDD1 よりも高い出力電圧
ＶDD2 で電力を供給するための第２電源５とが配置され
ており、それぞれ第１電源線４ａ及び第２電源線５ａを
介して半導体集積回路に接続されている。上記データ処
理回路１には第１電源４から出力電圧ＶDD1 で電力を供
給し、上記制御回路２には第２電源５から出力電圧ＶDD
2 で電力を供給し、レベル変換回路３には第１電源４及
び第２電源５の双方から電力を供給するように構成され
ている。
について、図１を参照しながら説明する。図１は、第１
実施例に係るＣＭＯＳ型半導体集積回路の構成を示すブ
ロック図である。図１に示すように、半導体集積回路に
は、内部でデータの処理を行うためのデータ処理回路１
と、該データ処理回路１の作動を制御するための制御回
路２と、上記制御回路２にレベル変換された制御信号を
供給するためのレベル変換回路３と、外部回路と制御回
路２との間で信号の授受を行うための入出力ピン６とが
配置されている。また、半導体集積回路の外部には、所
定の出力電圧ＶDD1 で電力を供給するための第１電源４
と、該第１電源４の出力電圧ＶDD1 よりも高い出力電圧
ＶDD2 で電力を供給するための第２電源５とが配置され
ており、それぞれ第１電源線４ａ及び第２電源線５ａを
介して半導体集積回路に接続されている。上記データ処
理回路１には第１電源４から出力電圧ＶDD1 で電力を供
給し、上記制御回路２には第２電源５から出力電圧ＶDD
2 で電力を供給し、レベル変換回路３には第１電源４及
び第２電源５の双方から電力を供給するように構成され
ている。
【００３６】また、上記データ処理回路１は、基本的に
ＲＴ回路要素１１とＮチャネルトランスファゲート１２
との組み合わせで構成されており、さらに、ＲＴ回路要
素１１内には、記憶素子１４と論理組み合わせ回路１５
とが配設されている。
ＲＴ回路要素１１とＮチャネルトランスファゲート１２
との組み合わせで構成されており、さらに、ＲＴ回路要
素１１内には、記憶素子１４と論理組み合わせ回路１５
とが配設されている。
【００３７】そして、上記第１電源４の出力電圧ＶDD1
と第２電源５の出力電圧ＶDD2 とは、Ｎチャネルトラン
スファゲート１２のスレッショルド電圧をＶTHN とする
と、下記式(1) ＶDD2 ≧ＶDD1 ＋ＶTHN (1) を満足するように設定されている。
と第２電源５の出力電圧ＶDD2 とは、Ｎチャネルトラン
スファゲート１２のスレッショルド電圧をＶTHN とする
と、下記式(1) ＶDD2 ≧ＶDD1 ＋ＶTHN (1) を満足するように設定されている。
【００３８】以上のように、データ処理回路１には、第
１電源４の出力電圧ＶDD1 が印加されているためデータ
処理回路１のＲＴ回路要素１１の信号振幅はＶDD1 であ
る。半導体集積回路の外部とデータ処理回路１のデータ
のやり取りは制御回路２を経由して外部入出力ピン６で
行われる。ここで、例えばＲＴ回路要素１１はレジスタ
トランスファーレベルで表現された回路である。
１電源４の出力電圧ＶDD1 が印加されているためデータ
処理回路１のＲＴ回路要素１１の信号振幅はＶDD1 であ
る。半導体集積回路の外部とデータ処理回路１のデータ
のやり取りは制御回路２を経由して外部入出力ピン６で
行われる。ここで、例えばＲＴ回路要素１１はレジスタ
トランスファーレベルで表現された回路である。
【００３９】また、上記制御回路２には、上記データ処
理回路１を駆動する制御信号Ｓct及びＳcrを生成する駆
動手段としての駆動部２ｂと、該駆動部２ｂの作動を制
御する制御手段としての制御部２ａとが配設されてい
る。そして、上記駆動部２ｂからデータ処理回路１に対
し、Ｎチャネルトランスファゲート１２を駆動する制御
信号Ｓctと、論理組み合わせ回路１５を駆動する制御信
号Ｓcrとが出力されている。そして、制御回路２の電源
電圧がＶDD2 であるので、出力される制御信号Ｓctおよ
びＳcrの信号振幅はＶDD2 である。信号振幅ＶDD2 の制
御信号Ｓctと制御信号Ｓcrは、それぞれＮチャンネルト
ランスファーゲート１２のゲートおよび論理組み合わせ
回路１５に入力され、ＲＴ回路要素１１間の信号の受渡
しと、論理組み合わせ回路１５の論理を決定している。
理回路１を駆動する制御信号Ｓct及びＳcrを生成する駆
動手段としての駆動部２ｂと、該駆動部２ｂの作動を制
御する制御手段としての制御部２ａとが配設されてい
る。そして、上記駆動部２ｂからデータ処理回路１に対
し、Ｎチャネルトランスファゲート１２を駆動する制御
信号Ｓctと、論理組み合わせ回路１５を駆動する制御信
号Ｓcrとが出力されている。そして、制御回路２の電源
電圧がＶDD2 であるので、出力される制御信号Ｓctおよ
びＳcrの信号振幅はＶDD2 である。信号振幅ＶDD2 の制
御信号Ｓctと制御信号Ｓcrは、それぞれＮチャンネルト
ランスファーゲート１２のゲートおよび論理組み合わせ
回路１５に入力され、ＲＴ回路要素１１間の信号の受渡
しと、論理組み合わせ回路１５の論理を決定している。
【００４０】一般的に、Ｎチャンネルトランスファーゲ
ート１２が伝送可能な信号の最大電圧は、ゲート電極の
信号振幅からＮチャンネルトランスファゲート１２のス
レッショルド電圧VTHNを差し引いた値になる。本実施例
では、Ｎチャンネルトランスファーゲート１２は、ゲー
ト電極にはＶDD2 が与えられているので、（ＶDD2 −Ｖ
THN ）までの信号振幅であれば電圧降下なしに伝送する
ことができる。伝送データ処理回路１のＲＴ回路要素１
１の信号振幅はＶDD1 であり、上記式(1) から、ＶDD1
≦ＶDD2 −ＶTHN を満たすように電源電圧が与えられて
いるため、Ｎチャンネルトランスファーゲート１２を用
いても、ＲＴ回路要素１１間で信号を信号振幅ＶDD1 の
ままで伝送することが可能である。したがって、信号の
伝送特性の劣化がないＮチャンネルトランスファーゲー
トの使用が可能となり、レイアウト面積を小さくでき
る。つまり静電容量の小さいデータの伝送が実現でき
る。
ート１２が伝送可能な信号の最大電圧は、ゲート電極の
信号振幅からＮチャンネルトランスファゲート１２のス
レッショルド電圧VTHNを差し引いた値になる。本実施例
では、Ｎチャンネルトランスファーゲート１２は、ゲー
ト電極にはＶDD2 が与えられているので、（ＶDD2 −Ｖ
THN ）までの信号振幅であれば電圧降下なしに伝送する
ことができる。伝送データ処理回路１のＲＴ回路要素１
１の信号振幅はＶDD1 であり、上記式(1) から、ＶDD1
≦ＶDD2 −ＶTHN を満たすように電源電圧が与えられて
いるため、Ｎチャンネルトランスファーゲート１２を用
いても、ＲＴ回路要素１１間で信号を信号振幅ＶDD1 の
ままで伝送することが可能である。したがって、信号の
伝送特性の劣化がないＮチャンネルトランスファーゲー
トの使用が可能となり、レイアウト面積を小さくでき
る。つまり静電容量の小さいデータの伝送が実現でき
る。
【００４１】また、ＲＴ回路要素１１からレベル変換回
路３に、信号振幅ＶDD1 の制御信号Ｓc1が入力される
と、レベル変換回路３で信号振幅がＶDD2 である制御信
号Ｓc2（レベル変換後の制御信号）に変換され、制御回
路２の制御信号として与えられている。ここで、制御信
号Ｓc1はデータ処理回路１がデータフロー制御的な動作
を行う場合、つまりデータ処理回路１に外部からデータ
が与えられそのデータの状態に応じて処理内容を変更す
る場合に必要な信号である。
路３に、信号振幅ＶDD1 の制御信号Ｓc1が入力される
と、レベル変換回路３で信号振幅がＶDD2 である制御信
号Ｓc2（レベル変換後の制御信号）に変換され、制御回
路２の制御信号として与えられている。ここで、制御信
号Ｓc1はデータ処理回路１がデータフロー制御的な動作
を行う場合、つまりデータ処理回路１に外部からデータ
が与えられそのデータの状態に応じて処理内容を変更す
る場合に必要な信号である。
【００４２】ＣＭＯＳ型半導体集積回路の場合、電源電
圧が高い回路から低い回路へ信号を伝達する際には、信
号のレベル変換を行う必要がない。一般的に、論理信号
を伝送するには、入力となる論理ゲートの論理スレッシ
ョルド電圧は出力側の電圧以下である必要がある。本実
施例では、制御回路２からデータ処理回路１へ出力され
ている制御信号Ｓcrは常にこの条件が満たされているの
で、制御回路２からデータ処理回路１への信号伝達経路
にレベル変換回路を介設する必要はない。このことは、
２電源方式を採用しても、データ処理回路１から制御回
路２への信号伝達経路のみにレベル変換回路３を介設す
れば済むことになり、２電源方式を採用することによる
回路規模の増加を必要最小限にすることができる。
圧が高い回路から低い回路へ信号を伝達する際には、信
号のレベル変換を行う必要がない。一般的に、論理信号
を伝送するには、入力となる論理ゲートの論理スレッシ
ョルド電圧は出力側の電圧以下である必要がある。本実
施例では、制御回路２からデータ処理回路１へ出力され
ている制御信号Ｓcrは常にこの条件が満たされているの
で、制御回路２からデータ処理回路１への信号伝達経路
にレベル変換回路を介設する必要はない。このことは、
２電源方式を採用しても、データ処理回路１から制御回
路２への信号伝達経路のみにレベル変換回路３を介設す
れば済むことになり、２電源方式を採用することによる
回路規模の増加を必要最小限にすることができる。
【００４３】また、論理振幅の大きい外部回路とデータ
をやり取りする場合、制御回路２に設けられた入出力ピ
ン６を介してデバイス外部とのデータをやりとりするこ
とにより、レベル変換回路３を有効に活用することがで
きる。
をやり取りする場合、制御回路２に設けられた入出力ピ
ン６を介してデバイス外部とのデータをやりとりするこ
とにより、レベル変換回路３を有効に活用することがで
きる。
【００４４】加えて、制御回路２の電源電圧をデータ処
理回路１よりも高くすることにより、大きなトランジス
タサイズを用いることなく、制御回路２を構成する論理
ゲートの容量負荷駆動能力を大きくすることができる。
その理由について、以下に説明する。配線の負荷容量を
ＣL 、配線抵抗をｒ、論理ゲートの駆動能力（等価ＯＮ
抵抗）をＲ、無負荷遅延時間をＴ0 とすれば、配線を駆
動する論理ゲートの遅延時間Ｔd は、下記式(2) Ｔｄ＝Ｔ0 ＋Ｒ＊Ｃ＋ｒ＊ＣL (2) で近似される。上記式(2) において、通常の論理ゲート
では第２項および第３項目が遅延時間Ｔｄの大部分を占
有している。また、配線の負荷容量ＣL はレイアウトの
形状に依存し、またレイアウト相互の電気的な影響があ
るためSPICE パラメータ等から明確に決定できる駆動能
力Ｒに比べて相対的に誤差が大きい。低電圧になると駆
動能力Ｒの値が大きくなり、遅延時間Ｔd における不確
定な負荷容量ＣL の占める割合が大きくなり、遅延時間
Ｔｄの推定精度が低下する。そして、各要素における遅
延時間Ｔｄの差が大きくなると、遅延時間Ｔｄの差とし
て表現されるスキューを小さく保つことができないとい
う問題が発生する。
理回路１よりも高くすることにより、大きなトランジス
タサイズを用いることなく、制御回路２を構成する論理
ゲートの容量負荷駆動能力を大きくすることができる。
その理由について、以下に説明する。配線の負荷容量を
ＣL 、配線抵抗をｒ、論理ゲートの駆動能力（等価ＯＮ
抵抗）をＲ、無負荷遅延時間をＴ0 とすれば、配線を駆
動する論理ゲートの遅延時間Ｔd は、下記式(2) Ｔｄ＝Ｔ0 ＋Ｒ＊Ｃ＋ｒ＊ＣL (2) で近似される。上記式(2) において、通常の論理ゲート
では第２項および第３項目が遅延時間Ｔｄの大部分を占
有している。また、配線の負荷容量ＣL はレイアウトの
形状に依存し、またレイアウト相互の電気的な影響があ
るためSPICE パラメータ等から明確に決定できる駆動能
力Ｒに比べて相対的に誤差が大きい。低電圧になると駆
動能力Ｒの値が大きくなり、遅延時間Ｔd における不確
定な負荷容量ＣL の占める割合が大きくなり、遅延時間
Ｔｄの推定精度が低下する。そして、各要素における遅
延時間Ｔｄの差が大きくなると、遅延時間Ｔｄの差とし
て表現されるスキューを小さく保つことができないとい
う問題が発生する。
【００４５】これに対し、本実施例では、制御回路２の
負荷駆動能力を大きく保つことにより回路のスキューを
小さく保つことができる。すたわち、データ処理回路１
と制御回路２がレイアウトブロックとして別々にレイア
ウトされた場合、ブロック間の配線が引き回されるため
制御信号ＳctやＳcrに対する負荷容量ＣL が大きくなる
傾向があるが、本実施例のように制御回路２の電源電圧
ＶDD2 を高くすることでスキューを小さくすることがで
きる。
負荷駆動能力を大きく保つことにより回路のスキューを
小さく保つことができる。すたわち、データ処理回路１
と制御回路２がレイアウトブロックとして別々にレイア
ウトされた場合、ブロック間の配線が引き回されるため
制御信号ＳctやＳcrに対する負荷容量ＣL が大きくなる
傾向があるが、本実施例のように制御回路２の電源電圧
ＶDD2 を高くすることでスキューを小さくすることがで
きる。
【００４６】また、低駆動能力で駆動される制御信号Ｓ
c1に関しては、レベル変換回路３をデータ処理回路１の
近くに配置するようにレイアウトすることにより負荷容
量ＣL を最小限に抑制し、駆動能力の高いレベル変換後
の制御信号Ｓc2で負荷容量ＣL の大きい配線を駆動する
ことによりスキューを小さくすることができる。
c1に関しては、レベル変換回路３をデータ処理回路１の
近くに配置するようにレイアウトすることにより負荷容
量ＣL を最小限に抑制し、駆動能力の高いレベル変換後
の制御信号Ｓc2で負荷容量ＣL の大きい配線を駆動する
ことによりスキューを小さくすることができる。
【００４７】次に、第１，第２電源４，５の出力電圧Ｖ
DD1 、ＶDD2 の具体的な値の設定方法について説明す
る。標準的な電源電圧で他のデバイスとのインターフェ
ースを考えた場合、Ｎチャンネルトランスファゲート１
２のスレッショルド電圧は０．７Ｖ程度であるため、３
Ｖ系動作の場合は、第２電源５の出力電圧ＶDD2 が３Ｖ
のときにはＶDD1 ≦２．３Ｖに設定すればよく、出力電
圧ＶDD2 が３．３ＶのときにはＶDD1 ≦２．６Ｖに設定
すればよい。
DD1 、ＶDD2 の具体的な値の設定方法について説明す
る。標準的な電源電圧で他のデバイスとのインターフェ
ースを考えた場合、Ｎチャンネルトランスファゲート１
２のスレッショルド電圧は０．７Ｖ程度であるため、３
Ｖ系動作の場合は、第２電源５の出力電圧ＶDD2 が３Ｖ
のときにはＶDD1 ≦２．３Ｖに設定すればよく、出力電
圧ＶDD2 が３．３ＶのときにはＶDD1 ≦２．６Ｖに設定
すればよい。
【００４８】また、チャンネル長が０．５μｍ以下の半
導体集積回路では、３Ｖ以下の動作電圧でも十分な速度
を得ることができる。例えば外部回路を２Ｖで動作させ
る場合、第１電源４の出力電圧ＶDD1 は、ＶDD1 ≦１．
３Ｖを満たすように設定されていればよい。また、超低
消費電力を目的とする場合、トランジスタのサブスレッ
ショルド特性を最適化し、電源電圧をトランジスタのサ
ブスレッショルド領域に設定して動作させることが可能
である。この場合は、例えば第２電源５の出力電圧ＶDD
2 がＮチャネルトランジスタのサブスレッショルド電圧
０．７Ｖ以上で、第１電源４の出力電圧ＶDD1 が、Ｎチ
ャネルトランジスタのサブスレッショルド電圧０．７Ｖ
以下であればよい。
導体集積回路では、３Ｖ以下の動作電圧でも十分な速度
を得ることができる。例えば外部回路を２Ｖで動作させ
る場合、第１電源４の出力電圧ＶDD1 は、ＶDD1 ≦１．
３Ｖを満たすように設定されていればよい。また、超低
消費電力を目的とする場合、トランジスタのサブスレッ
ショルド特性を最適化し、電源電圧をトランジスタのサ
ブスレッショルド領域に設定して動作させることが可能
である。この場合は、例えば第２電源５の出力電圧ＶDD
2 がＮチャネルトランジスタのサブスレッショルド電圧
０．７Ｖ以上で、第１電源４の出力電圧ＶDD1 が、Ｎチ
ャネルトランジスタのサブスレッショルド電圧０．７Ｖ
以下であればよい。
【００４９】以上説明したように、本実施例によれば、
回路の動作電圧を下げて低消費を実現する一方、スキュ
ーなどのタイミングを保証すべき回路に選択的に高い電
源電圧を与えることで低消費電力で高速なデバイスを実
現することができる。また、制御回路２の駆動部２ｂの
電源電圧をＮチャンネルトランジスタのサブスレッショ
ルド電圧より大きくとることによりデータ処理回路１に
Ｎチャンネル型トランスファーゲート１２を用いること
ができてレイアウト面積とドレイン容量とを少なくする
ことができ、低電圧領域における高速化とさらなる低消
費電力化を可能にしている。
回路の動作電圧を下げて低消費を実現する一方、スキュ
ーなどのタイミングを保証すべき回路に選択的に高い電
源電圧を与えることで低消費電力で高速なデバイスを実
現することができる。また、制御回路２の駆動部２ｂの
電源電圧をＮチャンネルトランジスタのサブスレッショ
ルド電圧より大きくとることによりデータ処理回路１に
Ｎチャンネル型トランスファーゲート１２を用いること
ができてレイアウト面積とドレイン容量とを少なくする
ことができ、低電圧領域における高速化とさらなる低消
費電力化を可能にしている。
【００５０】なお、本実施例では制御回路２全体を高電
圧化したが、制御信号を駆動する駆動部２ｂのみ高電圧
化してもよい。駆動部２ｂとしては、例えばクロックド
ライバなどが用いられる。ただし、駆動部２ｂを高電圧
化する場合、低電圧で駆動している回路が駆動部２ｂを
駆動できるようにレベル変換回路が必要になる。
圧化したが、制御信号を駆動する駆動部２ｂのみ高電圧
化してもよい。駆動部２ｂとしては、例えばクロックド
ライバなどが用いられる。ただし、駆動部２ｂを高電圧
化する場合、低電圧で駆動している回路が駆動部２ｂを
駆動できるようにレベル変換回路が必要になる。
【００５１】（第２実施例） 図２は、第２実施例に係るマイクロプロセッサの構成図
である。図２において、マイクロプロセッサは、出力電
圧ＶDD1 を有する第１電源２４に第１電源線２４ａを介
して接続される接続されるデータパス２１と、出力電圧
ＶDD2 を有する第２電源２５に第２電源線２５ａを介し
て接続される制御パス２２と、データパス２１から制御
パス２２に向かう信号線の間に介設されたレベル変換回
路２３と、データパス２１と外部回路との信号を授受す
るための入出力回路２６とを備えている。そして、デー
タデータパス２１からの制御信号Ｓc3は、レベル変換回
路２３で信号レベルの変換を受け、制御信号Ｓc4となっ
て制御パス２２に与えられる。一方、制御パス２２から
の制御信号Ｓct，Ｓcrはレベル変換を受けずにデータパ
ス２１に与えられる。
である。図２において、マイクロプロセッサは、出力電
圧ＶDD1 を有する第１電源２４に第１電源線２４ａを介
して接続される接続されるデータパス２１と、出力電圧
ＶDD2 を有する第２電源２５に第２電源線２５ａを介し
て接続される制御パス２２と、データパス２１から制御
パス２２に向かう信号線の間に介設されたレベル変換回
路２３と、データパス２１と外部回路との信号を授受す
るための入出力回路２６とを備えている。そして、デー
タデータパス２１からの制御信号Ｓc3は、レベル変換回
路２３で信号レベルの変換を受け、制御信号Ｓc4となっ
て制御パス２２に与えられる。一方、制御パス２２から
の制御信号Ｓct，Ｓcrはレベル変換を受けずにデータパ
ス２１に与えられる。
【００５２】なお、上記データパス２１は、ＡＬＵ，レ
ジスタファイル，シフター等で構成されている。制御パ
ス２２は、制御レジスタを含むランダムロジック構成さ
れている。
ジスタファイル，シフター等で構成されている。制御パ
ス２２は、制御レジスタを含むランダムロジック構成さ
れている。
【００５３】本実施例でも、上記第１実施例と同様に、
消費電力の小さいマイクロプロセッサを構成することが
できる。
消費電力の小さいマイクロプロセッサを構成することが
できる。
【００５４】（第３実施例） 次に、本発明の第３実施例について、図３を参照しなが
ら説明する。図３に示すように、本実施例における半導
体集積回路の構成は、上記第１実施例における図１に示
す構成と基本的には同じである。ただし、本実施例で
は、駆動手段としてのドライバー３４と、制御手段とし
ての制御回路２との間にレベル変換回路３３が介設され
ている。そして、上記ドライバー３４，レベル変換回路
３３及び制御回路２間に亘ってクロック回路３５が形成
されている。そして、上記クロック回路３５の電源はク
ロック系電源として、他の電源とは切り離されており、
第２電源５が第２電源線５ａを介してレベル変換回路３
３のクロック回路に属する部分及びドライバー３に供給
されている。一方、制御回路２及びデータ処理回路１に
は、第１電源４から第１電源線５ａを介して電力が供給
されている。そして、データ処理回路１の出力信号のう
ち制御回路２にフィードバックされる制御信号ＳC5はそ
のままレベル変換されることなく制御回路２に付与さ
れ、外部回路に出力される制御信号Ｓc6はもう一つのレ
ベル変換回路３６を経て外部に出力される。なお、この
レベル変換回路３６には、第１，第２電源４，５双方か
ら電力が供給されている。
ら説明する。図３に示すように、本実施例における半導
体集積回路の構成は、上記第１実施例における図１に示
す構成と基本的には同じである。ただし、本実施例で
は、駆動手段としてのドライバー３４と、制御手段とし
ての制御回路２との間にレベル変換回路３３が介設され
ている。そして、上記ドライバー３４，レベル変換回路
３３及び制御回路２間に亘ってクロック回路３５が形成
されている。そして、上記クロック回路３５の電源はク
ロック系電源として、他の電源とは切り離されており、
第２電源５が第２電源線５ａを介してレベル変換回路３
３のクロック回路に属する部分及びドライバー３に供給
されている。一方、制御回路２及びデータ処理回路１に
は、第１電源４から第１電源線５ａを介して電力が供給
されている。そして、データ処理回路１の出力信号のう
ち制御回路２にフィードバックされる制御信号ＳC5はそ
のままレベル変換されることなく制御回路２に付与さ
れ、外部回路に出力される制御信号Ｓc6はもう一つのレ
ベル変換回路３６を経て外部に出力される。なお、この
レベル変換回路３６には、第１，第２電源４，５双方か
ら電力が供給されている。
【００５５】したがって、本実施例では、制御回路２に
も低電圧電源が供給されるが、ドライバー３４との間で
信号のレベル変換が行われるので、上記第１実施例と同
様の効果を発揮することができる。特に、クロック回路
３５系の電源を高く維持することで、クロックスキュー
を抑制しながら、集積回路全体の消費電力の低減を図る
ことができる。
も低電圧電源が供給されるが、ドライバー３４との間で
信号のレベル変換が行われるので、上記第１実施例と同
様の効果を発揮することができる。特に、クロック回路
３５系の電源を高く維持することで、クロックスキュー
を抑制しながら、集積回路全体の消費電力の低減を図る
ことができる。
【００５６】
【発明の効果】以上説明したように、請求項１〜１１の
発明によれば、駆動回路とデータ処理回路の電源を分割
し、駆動回路の電源電圧をデータ処理回路の電圧より高
く設定することにより、低電圧化にともなうタイミング
スキューの増加問題と、トランスファーゲートの相補化
にともなうレイアウト面積の増加及び遅延性能の低下の
問題とを軽減することができる。
発明によれば、駆動回路とデータ処理回路の電源を分割
し、駆動回路の電源電圧をデータ処理回路の電圧より高
く設定することにより、低電圧化にともなうタイミング
スキューの増加問題と、トランスファーゲートの相補化
にともなうレイアウト面積の増加及び遅延性能の低下の
問題とを軽減することができる。
【図１】第１実施例に係る低消費電力型半導体集積回路
の構成を概略的に示すブロック図である。
の構成を概略的に示すブロック図である。
【図２】第２実施例に係る低消費電力型マイクロプロセ
ッサの構成を概略的に示すブロック図である。
ッサの構成を概略的に示すブロック図である。
【図３】第３実施例に係る低消費電力型半導体集積回路
の構成を概略的に示すブロック図である。
の構成を概略的に示すブロック図である。
１ データ処理回路 ２ 制御回路 ３ レベル変換回路 ４ 第１電源 ４ａ 第１電源線 ５ 第２電源 ５ａ 第２電源線 ６ 入出力ピン １１ ＲＴ回路要素 １２ Ｎチャンネルトランスファゲート １４ 記憶素子 １５ 論理組み合わせ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−299624（ＪＰ，Ａ) 特開 平５−284024（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822
Claims (11)
- 【請求項１】 論理演算処理を行うように構成されたデ
ータ処理回路と、該データ処理回路を制御する駆動信号
を出力する駆動手段とを備えた半導体集積回路におい
て、 上記データ処理回路を作動させるための電力を供給する
第１電源線と、 上記駆動手段を作動させるための電力を供給する第２電
源線とを備え、 上記第２電源線の電源電圧は、上記第１電源線の電源電
圧よりも高く設定されていることを特徴とする半導体集
積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 上記駆動手段の作動を制御する制御信号を出力する制御
手段を備え、 該制御手段は、上記第２電源線を介して電力を供給され
るように構成されていることを特徴とする半導体集積回
路。 - 【請求項３】 請求項１又は２記載の半導体集積回路に
おいて、 上記データ処理回路は、論理組み合わせ回路と該論理組
み合わせ回路への信号の入力を制御するトランスファゲ
ートとを備えたものであり、 上記駆動手段の信号は、少なくともトランスファゲート
のゲートに付与されるように構成されていることを特徴
とする半導体集積回路。 - 【請求項４】 請求項１又は３記載の半導体集積回路に
おいて、 上記駆動手段の作動を制御する制御信号を出力する制御
手段を備え、 該制御手段は、上記第１電源線を介して電力を供給され
るものであり、 上記制御手段と上記駆動手段との間に、制御信号のレベ
ルを駆動手段の作動に必要なレベルに高めるレベル変換
手段が介設されていることを特徴とする半導体集積回
路。 - 【請求項５】 請求項２記載の半導体集積回路におい
て、 上記データ処理回路の出力信号を上記制御手段に伝達す
るための信号線が設けられており、 上記データ処理回路から制御手段への信号伝達経路のみ
に、データ処理回路の出力信号のレベルを上記駆動手段
の作動に必要なレベルに変換するレベル変換回路が介設
されていることを特徴とする半導体集積回路。 - 【請求項６】 請求項５記載の半導体集積回路におい
て、 データ処理回路の外部からのデータの入出力を、上記制
御手段を介して行うことを特徴とする半導体集積回路。 - 【請求項７】 Ｎチャネルトランジスタで構成されるト
ランスファゲートと該トランスファゲートを介して制御
信号が入力される論理組み合わせ回路とを有するデータ
処理回路と、該データ処理回路を駆動させるための駆動
信号を出力する駆動手段とを備えたＣＭＯＳ型半導体集
積回路において、 上記データ処理回路を作動させるための電力を供給する
第１電源線と、 上記駆動手段を作動させるための電力を供給する第２電
源線とを備え、 上記駆動手段から出力される駆動信号の最大電圧は、上
記第１電源線の電源電圧と上記トランスファーゲートを
構成するトランジスタのスレッショルド電圧とを加算し
た電圧値以上となるように構成されていることを特徴と
する半導体集積回路。 - 【請求項８】 請求項７記載の半導体集積回路におい
て、 半導体集積回路は、チャンネル長が０．５μｍ以下のＣ
ＭＯＳ型半導体集積回路であり、 上記第２電源線の電源線電圧が１Ｖを越えない電圧又は
Ｎチャンネルトランジスタのスレッショルド電圧以上で
あり、 上記第１電源線の電圧がＮチャンネルトランジスタのス
レッショルド電圧以下であることを特徴とする半導体集
積回路。 - 【請求項９】 請求項１記載の半導体集積回路におい
て、 上記駆動手段及びその制御手段で構成されたクロック回
路を備え、 上記第２電源線は、上記クロック回路に電源を供給する
クロック系電源線であることを特徴とする半導体の集積
回路。 - 【請求項１０】 請求項９記載の半導体集積回路におい
て、 上記制御手段と上記駆動手段との間に、制御信号のレベ
ルを駆動手段の作動に必要なレベルに高めるレベル変換
手段が介設されていることを特徴とする半導体集積回
路。 - 【請求項１１】 請求項２記載の半導体集積回路におい
て、 半導体集積回路は、データパスと制御パスと入出力回路
とレベル変換手段で構成されるマイクロプロセッサであ
り、 上記データ処理回路はマイクロプロセッサのデータパス
であり、 上記駆動手段及び制御手段は、マイクロプロセッサの制
御パス内に収納されており、 上記第１電源線は、上記データパスに電力を供給するも
のであり、 上記第２電源線は、上記制御パスに電力を供給するもの
であり、 上記データパスから制御パスに信号を供給する信号線
に、データパスの出力信号のレベルを制御パスの作動に
必要なレベルに高めるレベル変換手段が介設されている
ことを特徴とする半導体集積回路。
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