JPS60136377A - 絶縁ゲ−ト半導体装置の製造法 - Google Patents
絶縁ゲ−ト半導体装置の製造法Info
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- JPS60136377A JPS60136377A JP58243903A JP24390383A JPS60136377A JP S60136377 A JPS60136377 A JP S60136377A JP 58243903 A JP58243903 A JP 58243903A JP 24390383 A JP24390383 A JP 24390383A JP S60136377 A JPS60136377 A JP S60136377A
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート半導体の製造法に関し、主として高
耐圧・高速のパワーＭＯ８ＦＥＴ（金属酸化物半導体電
界効果トランジスタ）の製造プロセスにおけるセルフ丁
ライン化技術に関する。
耐圧・高速のパワーＭＯ８ＦＥＴ（金属酸化物半導体電
界効果トランジスタ）の製造プロセスにおけるセルフ丁
ライン化技術に関する。
高速・高面１圧のパワーＮｉ Ｏ８Ｆ Ｅ Ｔとしては
、種々の構造が知られているが、本発８ＡＫ先立ち本発
明者は第６図に示すような構造のＭＯ８ＦＥＴを検討し
た。このＭＯＳＦＥＴは、ｐ型チャネル領域７とｎ＋＋
ソース領域９と共通のマスクを用いて自己整合（セルフ
丁ライン）的に不純物を拡散して短チヤネル化し、チャ
ネル領域７に接するｎ型ドレイン領域２を低濃度層によ
り構成した構造となっている。このような構造をうるた
めに本発明者において、これまでに採用したプロセスは
下記のとおりである。
、種々の構造が知られているが、本発８ＡＫ先立ち本発
明者は第６図に示すような構造のＭＯ８ＦＥＴを検討し
た。このＭＯＳＦＥＴは、ｐ型チャネル領域７とｎ＋＋
ソース領域９と共通のマスクを用いて自己整合（セルフ
丁ライン）的に不純物を拡散して短チヤネル化し、チャ
ネル領域７に接するｎ型ドレイン領域２を低濃度層によ
り構成した構造となっている。このような構造をうるた
めに本発明者において、これまでに採用したプロセスは
下記のとおりである。
（１）第１図に示すようＫ、高比抵抗ｐ″″凰シリコン
基板１の一生＃ｉ（表面）上に高比抵抗ｎ−ｆｉシリコ
ン層２を有し、他主面（裏面）側に低比抵抗ｐ＋型層３
を有するシリコン単結晶基体を用意する。
基板１の一生＃ｉ（表面）上に高比抵抗ｎ−ｆｉシリコ
ン層２を有し、他主面（裏面）側に低比抵抗ｐ＋型層３
を有するシリコン単結晶基体を用意する。
１２Ｊ ｎ−型シリコン層２０表面を熱酸化して第２＆
に示すように厚い酸化膜（Ｓｉｎｇ）を形成し、ホトレ
ジストマスク処理をして厚い酸化膜の一部４を残し、他
の部分を取り去り、そのあとに熱酸化により薄い酸化膜
をゲート絶縁膜として生成する。
に示すように厚い酸化膜（Ｓｉｎｇ）を形成し、ホトレ
ジストマスク処理をして厚い酸化膜の一部４を残し、他
の部分を取り去り、そのあとに熱酸化により薄い酸化膜
をゲート絶縁膜として生成する。
＋３１ ドレイン側をマスク６で覆い、ソース側で厚い
酸化膜４をマスクとしてｎ−Ｗシリコン層表面にボロン
但）イオン打込みを行い、第３図に示すように一部がチ
ャネル部となるｐ型領域７をｐ−型シリコン基板１に達
するように拡散させる。
酸化膜４をマスクとしてｎ−Ｗシリコン層表面にボロン
但）イオン打込みを行い、第３図に示すように一部がチ
ャネル部となるｐ型領域７をｐ−型シリコン基板１に達
するように拡散させる。
（４）マスク６を取り去り、第４図に示すようにソース
管ドレインの外周部を区切るためのマスク８を形成し、
ヒ素（Ａｓ ）又はリンＣＰ）の高濃度イオン打込み、
拡散を行うて上記厚い酸化膜４をマスクとしてｎ＋型領
領域９ソースとして形成すると同時にドレイン側にｎ＋
型領領域１Ｏドレイン取り出し部として形成する。
管ドレインの外周部を区切るためのマスク８を形成し、
ヒ素（Ａｓ ）又はリンＣＰ）の高濃度イオン打込み、
拡散を行うて上記厚い酸化膜４をマスクとしてｎ＋型領
領域９ソースとして形成すると同時にドレイン側にｎ＋
型領領域１Ｏドレイン取り出し部として形成する。
（５）ホトレジストマスク処理により酸化膜の一部をい
ったん取り除いてゲート領域のシリコン層を露出し、熱
酸化を行って第５図に示すように薄いシリコン酸化膜１
１をゲート絶縁膜として形成する。
ったん取り除いてゲート領域のシリコン層を露出し、熱
酸化を行って第５図に示すように薄いシリコン酸化膜１
１をゲート絶縁膜として形成する。
（６）アルミニウムを蒸着又はスパッタして全面にアル
ミニウム膜１２を形成し、バターニング、工、チにより
第６図に示すようにソース電極Ｓ、ドレイン電極り及び
ゲート電極Ｇを形成する。
ミニウム膜１２を形成し、バターニング、工、チにより
第６図に示すようにソース電極Ｓ、ドレイン電極り及び
ゲート電極Ｇを形成する。
このようなプロセスを経て製造されたパワーＭＯ８Ｆ″
ＥＴにおいては、前記工程＋３ＪＩ４）で共通の厚い酸
化膜４の一側を用いてｐ型チャネル部７とｎ＋＋ソース
領域９とを拡散する際に、チャネル長鳥はこれらの拡散
深さの差によりセルフ丁ライン（自己整合）的に規定す
ることｄ−’できる。
ＥＴにおいては、前記工程＋３ＪＩ４）で共通の厚い酸
化膜４の一側を用いてｐ型チャネル部７とｎ＋＋ソース
領域９とを拡散する際に、チャネル長鳥はこれらの拡散
深さの差によりセルフ丁ライン（自己整合）的に規定す
ることｄ−’できる。
しかしながら、上記製造方法では、ゲート部（ゲート絶
縁膜）とソース（ｎ”ｆｉ領域９）との位置合せはセル
フ丁ラインにならず、必ずオーバラップとなる部分（第
５図１．）を生じることＫなり、このため入力容１ｃｉ
ｓａの増加となる。又、上記製造方法ではゲート下段差
部１３とドレイン（ｎ＋型領領域１０との位置合せがセ
ルフ丁ラインにならないため、その間隔（第５図β、）
を適切にとることかできないためドレイン耐圧にばらつ
きを生じ、β、ｔＩ長すぎれば出力容ｉ Ｃｏ５５ が
増加するという問題があった。
縁膜）とソース（ｎ”ｆｉ領域９）との位置合せはセル
フ丁ラインにならず、必ずオーバラップとなる部分（第
５図１．）を生じることＫなり、このため入力容１ｃｉ
ｓａの増加となる。又、上記製造方法ではゲート下段差
部１３とドレイン（ｎ＋型領領域１０との位置合せがセ
ルフ丁ラインにならないため、その間隔（第５図β、）
を適切にとることかできないためドレイン耐圧にばらつ
きを生じ、β、ｔＩ長すぎれば出力容ｉ Ｃｏ５５ が
増加するという問題があった。
このように入力容量や出力容量の増加があり、耐圧にば
らつきがあるとき、パワーＭＯ８ＦＥＴ忙おい°〔さら
に高硝度、高速度化及び高耐圧な得ようとする場合に限
界を生ずることが、本発明者の検討によって明らかとさ
れた。
らつきがあるとき、パワーＭＯ８ＦＥＴ忙おい°〔さら
に高硝度、高速度化及び高耐圧な得ようとする場合に限
界を生ずることが、本発明者の検討によって明らかとさ
れた。
不発明は上記した高速度・高耐圧パワーＭＯ８Ｆ Ｅ
１’の問題点を解決したものであって、その一つの目的
は入力容量を低減して高速化を図ることにあり、父、他
の一つの目的はドレイン耐圧のばらつきを防止して信頼
性を向上すること罠ある。
１’の問題点を解決したものであって、その一つの目的
は入力容量を低減して高速化を図ることにあり、父、他
の一つの目的はドレイン耐圧のばらつきを防止して信頼
性を向上すること罠ある。
本発明の前記ならびにそのＩよかの目的と新規な特徴は
、本明細書の記述および添付図面からあきらかになるで
あろう。
、本明細書の記述および添付図面からあきらかになるで
あろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基体の一生面にはじめにゲートとドレ
インの位置を規定する厚いフィールド酸化膜を形成し、
ゲート酸化後ポリシリコン層を全面に形成し、このポリ
シリコン層をホトエッチしてゲートを形成するとともに
ソースの位置を規定し、このポリシリコン層をマスクと
してチャネル部となる拡散層を形成し、次いで上記シリ
コン層をマスクとしてソースとなる高濃度拡散層を形成
するのと同時に前記フィールド酸化膜の他側をマスクと
して、ドレインとなる高濃度拡散層を形成するものであ
り、これにより、ゲートとソースとの間のセルフ丁ライ
ンによる入力容量を低減し、又、ゲートとドレインの同
のセルフ丁ライン圧よるドレイン耐圧のばらつきをなく
し、前記目的を達成するものである。
インの位置を規定する厚いフィールド酸化膜を形成し、
ゲート酸化後ポリシリコン層を全面に形成し、このポリ
シリコン層をホトエッチしてゲートを形成するとともに
ソースの位置を規定し、このポリシリコン層をマスクと
してチャネル部となる拡散層を形成し、次いで上記シリ
コン層をマスクとしてソースとなる高濃度拡散層を形成
するのと同時に前記フィールド酸化膜の他側をマスクと
して、ドレインとなる高濃度拡散層を形成するものであ
り、これにより、ゲートとソースとの間のセルフ丁ライ
ンによる入力容量を低減し、又、ゲートとドレインの同
のセルフ丁ライン圧よるドレイン耐圧のばらつきをなく
し、前記目的を達成するものである。
第７図乃至第１１図は本発明の一実施例を示すものであ
って、ｎチャンネル高耐圧高速パワーＭＯ８ＦＥ１’の
製造プロセスの工程断面図である。
って、ｎチャンネル高耐圧高速パワーＭＯ８ＦＥ１’の
製造プロセスの工程断面図である。
以下各工程に従って説明する。
（１）高比抵抗ｐ″″型シリコン基板１の一生面上に高
比抵抗ｎ−型シリコン層（たとえは０塁ドープエピタキ
シャル成長によるｎ″″″型層を有し、他主面忙低比抵
抗ｐ＋型層（たとえば表面高濃度不純物拡散によるｐ“
型層）３を有するシリコン単結晶基体を用意し、第７図
に示すようにｎ″″型層２表面を熱酸化、ホトレジマス
ク処理してフィールド部となる厚い酸化［（Ｓｉ０．）
４を形成する。このフィールド酸化膜４はゲート下の段
差部とドレイン位置を規定するものである。次いでその
周辺部をエッチしてｎ−散層２表面を露出した後、熱酸
化を行なって薄い酸化膜（Ｓｉｎ、）１１をゲート絶縁
膜とし°〔生成する。
比抵抗ｎ−型シリコン層（たとえは０塁ドープエピタキ
シャル成長によるｎ″″″型層を有し、他主面忙低比抵
抗ｐ＋型層（たとえば表面高濃度不純物拡散によるｐ“
型層）３を有するシリコン単結晶基体を用意し、第７図
に示すようにｎ″″型層２表面を熱酸化、ホトレジマス
ク処理してフィールド部となる厚い酸化［（Ｓｉ０．）
４を形成する。このフィールド酸化膜４はゲート下の段
差部とドレイン位置を規定するものである。次いでその
周辺部をエッチしてｎ−散層２表面を露出した後、熱酸
化を行なって薄い酸化膜（Ｓｉｎ、）１１をゲート絶縁
膜とし°〔生成する。
（２）気相より全面にシリコンをデポジットし、ポリ（
多結晶）シリコン層を生成し、ホトレジストマスクを用
いてソース及びドレイン側のポリシリコンを取り除き、
第８図に示すようにポリシリコンゲート１４を形成する
。
多結晶）シリコン層を生成し、ホトレジストマスクを用
いてソース及びドレイン側のポリシリコンを取り除き、
第８図に示すようにポリシリコンゲート１４を形成する
。
（３１ドレイン領域側をマスク材１５で覆い、うすい酸
化膜１１を通してボロンＩＢ）イオン打込みを行う。こ
の後のドライＮ、雰囲気中で引伸し拡散処理を行い、餓
９図に示すようにボロンをｎ−型層内に拡散してｐｍ層
７をつくる。このｐ型層７はｐ−屋基体ｌに接続する深
さに拡散され、一部はポリシリコンゲート下を横方向に
拡散されてチャネル部７ａをつくる。
化膜１１を通してボロンＩＢ）イオン打込みを行う。こ
の後のドライＮ、雰囲気中で引伸し拡散処理を行い、餓
９図に示すようにボロンをｎ−型層内に拡散してｐｍ層
７をつくる。このｐ型層７はｐ−屋基体ｌに接続する深
さに拡散され、一部はポリシリコンゲート下を横方向に
拡散されてチャネル部７ａをつくる。
（４） 前記マスク材１５の一部をホトレジスト（図示
されない）で覆い第１０図に示すようにソース・ドレイ
ン部ホトエッチを行ない表面のうすい酸化膜を除去する
。このとき、ドレイン側圧近い厚いフィールド酸化膜４
の表面の一部４ａはエッチされ、ゆるやかな、２段の段
差となる。
されない）で覆い第１０図に示すようにソース・ドレイ
ン部ホトエッチを行ない表面のうすい酸化膜を除去する
。このとき、ドレイン側圧近い厚いフィールド酸化膜４
の表面の一部４ａはエッチされ、ゆるやかな、２段の段
差となる。
このあとマスク１５を取り除き、リン（Ｐ）又はヒ素（
Ａｓ）を高濃度イオン打込みし、拡散処理することによ
りソースｎ＋ｍ領域９及びドレインｎ＋屋領域１０を形
成する。
Ａｓ）を高濃度イオン打込みし、拡散処理することによ
りソースｎ＋ｍ領域９及びドレインｎ＋屋領域１０を形
成する。
（５）全面にＣＶＤ（気相化学准積）法によるシリコン
酸化物（Ｓｊｏ、）又は１１；Ｇ（リンシリケート・ガ
ラス）よりなるパシベーション（保膜絶縁膜）１６を形
成し、コンタクトポトエ、チ後、アルミニウムを、蒸着
、パターニングエッチを行うことに、Ｊニリ、ソース・
ドレイン及びゲートにコンタクトするアルミニウム電極
ｓ、Ｄ、ｃを形成して、ｅｆｆｌ１図に示すごときパワ
ーＭＯ８ＦＥＴを完成する。
酸化物（Ｓｊｏ、）又は１１；Ｇ（リンシリケート・ガ
ラス）よりなるパシベーション（保膜絶縁膜）１６を形
成し、コンタクトポトエ、チ後、アルミニウムを、蒸着
、パターニングエッチを行うことに、Ｊニリ、ソース・
ドレイン及びゲートにコンタクトするアルミニウム電極
ｓ、Ｄ、ｃを形成して、ｅｆｆｌ１図に示すごときパワ
ーＭＯ８ＦＥＴを完成する。
以上実施例で述べた本発明によれば下記のように効果が
得られる。
得られる。
（１）工程（１）で最初のフィールド酸化膜４形成時に
、ゲート下の段差部１３とドレインのｎ＋屋領領域１Ｏ
の間の位置関係が自己規定（セルフ丁ライン）され、ド
レイン耐圧のばらつきをなくすことができる。
、ゲート下の段差部１３とドレインのｎ＋屋領領域１Ｏ
の間の位置関係が自己規定（セルフ丁ライン）され、ド
レイン耐圧のばらつきをなくすことができる。
（２）工程（２）でポリシリコンゲート１４の形成によ
ってゲート下の段差部１３とソースのむ＋聾領域９との
位置関係が規定され、入力容量Ｃ１５ｓが最小限になる
ように保障できる。
ってゲート下の段差部１３とソースのむ＋聾領域９との
位置関係が規定され、入力容量Ｃ１５ｓが最小限になる
ように保障できる。
＋３Ｊ 精度を要するマスク工数が上記Ｔｌ）（２）工
程に限られ、これまでより少なくてすみ、合せ余裕を考
慮しなくてもよいから高精度化微細化が可能となる。
程に限られ、これまでより少なくてすみ、合せ余裕を考
慮しなくてもよいから高精度化微細化が可能となる。
（４）ポリシリコンゲートな共通の拡散マスクとして、
チャネル部７ａのためのｐ型拡散とソースのためのｎ＋
＋拡散を行うことによりこれらの拡散の拡散深さの差と
してチャネル長石を制御することができる。又、ｐ型拡
散層７の位置とゲート下段鐙部１３との位ｎ関係が規定
され、出力容量Ｃｏ５５ の増加を阻止できる。
チャネル部７ａのためのｐ型拡散とソースのためのｎ＋
＋拡散を行うことによりこれらの拡散の拡散深さの差と
してチャネル長石を制御することができる。又、ｐ型拡
散層７の位置とゲート下段鐙部１３との位ｎ関係が規定
され、出力容量Ｃｏ５５ の増加を阻止できる。
１５）ポリシリコンによりゲートを形成したことにより
、アルミニウムゲートの場合のような汚染の影りボ少な
くなり、安定したゲート電極が得られる。
、アルミニウムゲートの場合のような汚染の影りボ少な
くなり、安定したゲート電極が得られる。
（６］ 工程（４（でドレイン側のフィールド酸化ＷＸ
４０表面をエッチしてゆるやかな２段の段善４ａをつく
ったことにより、その上にアルミニウム配線を形成した
場合に生ずる断線不良を防止することができる。
４０表面をエッチしてゆるやかな２段の段善４ａをつく
ったことにより、その上にアルミニウム配線を形成した
場合に生ずる断線不良を防止することができる。
＋７） 上記、（１）〜（６はり高速、低入出力容量の
パワーＭＯ８ＦＥＴの信頼性を大幅に向上させることカ
；できる。
パワーＭＯ８ＦＥＴの信頼性を大幅に向上させることカ
；できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であること轄いうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であること轄いうまでもない。
本発明は高周波高出力のパワーＭＯ８ＦＥＴをそなえた
半導体装置一般に利用できる。
半導体装置一般に利用できる。
特に本発明はビデオ出力用パワーＭＯ８ＦＥＴ。
たとえば高精細ディスプレー用ＭＯ８ＦＥＴ’ｔ−Ｍ品
位ビデオ用ＭＯ８ＦＥＴＫ利用して有効である。
位ビデオ用ＭＯ８ＦＥＴＫ利用して有効である。
第１図乃至第６図はパワーＭＯ８ＦＥＴの製造プロセス
の一例を示す工程断面図である。 第７図乃至第１１図は本発明の一実施例を示すものであ
ってパワーＭ０８ Ｆ ＥＴの製造プロセスの工程断面
図である。 ｌ・・・ｐ−型半導体（シリコン）基板、２・・・ｎ−
ｍ半導体（シリコン）層、３・・・ｐ＋型層、４・・・
フィールド酸化膜（Ｓｉ０．）、ｓ・・・薄い酸化膜（
Ｓｉｇｎ）、６・・・マスク、７・・・ｐ＋型領領域一
部はチャネル部）、８ ・＝ マスク、９・・・ン−ｘ
ｎ”ＲＩｉ偵城、１０−°°ドレインｎ＋型領領域１１
・・・ゲート酸化膜、１２・・・アルミニウムゲート極
、１３・・・ゲート下段差部、１４・・・ポリシリコン
グー）、１５・・・マスク、１６・・・ＰＳＩＩ０ 第 １ 図 第 ２ 回 第 ３ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１０図 第１１図
の一例を示す工程断面図である。 第７図乃至第１１図は本発明の一実施例を示すものであ
ってパワーＭ０８ Ｆ ＥＴの製造プロセスの工程断面
図である。 ｌ・・・ｐ−型半導体（シリコン）基板、２・・・ｎ−
ｍ半導体（シリコン）層、３・・・ｐ＋型層、４・・・
フィールド酸化膜（Ｓｉ０．）、ｓ・・・薄い酸化膜（
Ｓｉｇｎ）、６・・・マスク、７・・・ｐ＋型領領域一
部はチャネル部）、８ ・＝ マスク、９・・・ン−ｘ
ｎ”ＲＩｉ偵城、１０−°°ドレインｎ＋型領領域１１
・・・ゲート酸化膜、１２・・・アルミニウムゲート極
、１３・・・ゲート下段差部、１４・・・ポリシリコン
グー）、１５・・・マスク、１６・・・ＰＳＩＩ０ 第 １ 図 第 ２ 回 第 ３ 図 第 ４ 図 第 ５ 図 第 ７ 図 第 ８ 図 第 ９ 図 第１０図 第１１図
Claims (1)
- 【特許請求の範囲】 ■、半導体基体の一生面のフィールドとなる部分に半導
体酸化物よりなる厚膜を形成する工程、上記半導体酸化
物厚膜の形成されない半導体基体表面に半導体酸化物よ
りなる薄膜をゲート絶縁膜として形成する工程、上記半
導体酸化物厚膜の一部に重なり、かつ上記半導体酸化物
薄膜の一部圧延在するようにゲートのための多結晶半導
体層を部分的に形成する工程、上記多結晶層半導体層を
マスクとして半導体基体の表面の一部に不純物を導入し
基体と異なる導電形の領域をチャネル部として形成する
工程、上記半導体多結晶層をマスクとして上記チャネル
部を形成した領域の表面の一部に不純物を導入し基体と
同じ導電型の高濃度領域をたとえばソースとして形成す
ると同時Ｋ、多結晶層半導体層の重ならない側の上記半
導体酸化物厚膜なマスクとして半導体基体の他の一部に
不純物を導入し基体と同じ導電型の高濃度領域をたとえ
ばドレインとして形成する工程、及び上記半導体基体及
び多結晶半導体層の上を絶縁膜で覆い、ゲートとなる多
結晶半導体層の一部及びソース・ドレインとなる高濃度
領域の一部を露出して電極層を接続する工程とから成る
ことを特徴とする絶縁ゲート半導体装置の製造法。 ２、上記半導体基体はシリコンからなり、上記半導体酸
化物は二酸化シリコンからなる特許請求の範囲第１項に
記載の絶縁ゲート半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243903A JPS60136377A (ja) | 1983-12-26 | 1983-12-26 | 絶縁ゲ−ト半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243903A JPS60136377A (ja) | 1983-12-26 | 1983-12-26 | 絶縁ゲ−ト半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136377A true JPS60136377A (ja) | 1985-07-19 |
Family
ID=17110710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243903A Pending JPS60136377A (ja) | 1983-12-26 | 1983-12-26 | 絶縁ゲ−ト半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136377A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419773A (en) * | 1987-07-14 | 1989-01-23 | Nec Corp | Power mos field-effect transistor |
| WO1998011609A1 (en) * | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
-
1983
- 1983-12-26 JP JP58243903A patent/JPS60136377A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6419773A (en) * | 1987-07-14 | 1989-01-23 | Nec Corp | Power mos field-effect transistor |
| WO1998011609A1 (en) * | 1996-09-10 | 1998-03-19 | Spectrian, Inc. | Lateral dmos transistor for rf/mircrowave applications |
| US5821144A (en) * | 1996-09-10 | 1998-10-13 | Spectrian, Inc. | Lateral DMOS transistor for RF/microwave applications |
| US5869875A (en) * | 1997-06-10 | 1999-02-09 | Spectrian | Lateral diffused MOS transistor with trench source contact |
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