JPS6395664A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特にバイポーラトランジスタ等の半導体装置
およびその製造方法に関する。

〔従来の技術〕

一般に、バイポーラトランジスタにおけるベース、エミ
ッタ周辺の構造は、真性ベースと、その・内部に形成さ
れたエミッタと、グラフトベース（真性ベースよりも高
濃度、すなわち高導電率のベース）とから成る。この構
造の例として、アイ・イー・ディー・エム、インターナ
ショナル・エレクトロン・デバイシズ・ミーティング、
テクニカ／ｌ／−ダイジェスト（Ｉ　Ｅ　Ｄ　Ｍ　、　
ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ　Ｄｅｖ
ｉｃｅｓ　Ｍｅｅｔｉｎｇ、Ｔｅｃｈｎｉｃａｌ　Ｄｉ
ｇｅｓｔ）　。

１９７９年、第３２８頁〜第３３１頁に掲載されたもの
が知られている。この構造例においては、グラフトベー
スとエミッタとの間の真性ベースの拡散層の部分の寸法
は、グラフトベースおよびエミッタの形成のためのイオ
ン注入用マスクの位置によって決定されることになる。

その結果上記従来の構造によれば、イオン注入時におけ
るマスク合せのため余裕幅を考慮すると、グラフトベー
スをエミッタに対して距離を置いて位置させる必要があ
り、この距離の具体的数値としては通常用いられるホト
リソグラフィ技術で１〜２μｍ程度となる。

〔発明が解決しようとする問題点〕

半導体装置一般の問題として寄生抵抗をいかに減少させ
るかという点が挙げられる。この点につき上記従来のバ
イポーラトランジスタの構造につき合わせて考えてみる
と、グラフトベース上のベース電極からエミッタまでの
ベース抵抗のうち、グラフトベースの拡散層部分の抵抗
と、グラフトベースとエミッタとの間にある真性ベース
の拡散層部分の抵抗とはベース抵抗の増加につながる余
分な抵抗である。これらの寄生抵抗のうちグラフトベー
ス拡散層部分は高濃度であるため抵抗増加への寄与は少
ないが、真性ベース部分は寄与の度合いが大である。し
たがって、前述の従来縫進のようにこの真性ベース部分
の寸法が大きいと、それだけ寄生的な抵抗（外部ベース
抵抗）が大きくなって、バイポーラトランジスタの動作
速度を低下させることになる。

そこで１本発明はバイポーラトランジスタにおいて、外
部ベース抵抗を低減しろ°る装置構造および、その半導
体装置の製造方法を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的、すなわち外部ベース抵抗の低減は。

従来１〜２μｍあったグラフトベース拡散層とエミッタ
拡散層の間の距離を縮めることにより達成される。その
ための手段は、幅の狭い絶縁層を利用して、グラフトベ
ースとエミッタを自己整合的に形成することである。

したがって、本願筒１の発明に係る半導体装置は、半導
体基体の一表面に形成された第１導電型のベースＭ！Ｊ
１１と、このベース層の内部に形成され当該ベース層と
は逆の第２導電型のエミッタ層１２と、前記ベース層に
隣接して形成され当該ベース層と同一の導電型で当該ベ
ース層よりも導電率の大きいグラフトベース層１３と、
を有する半導体装置において、前記エミッタ層の直上に
エミッタ電極４１が形成され、このエミッタ電極の側面
に接して絶縁物側壁２１が形成され、かつ、前記エミッ
タ層の外周端部および前記ベース層の内周端部が前記絶
縁物側壁に対して自己整合的に形成されていることを特
徴とするものである。この特徴を具体的に示すと、第１
図に示す通りである。

第１図は、上述のグラフトベースとエミッタ間の寸法を
縮めた構造のバイポーラトランジスタの例である。この
第１図に示すように、真性ベース１１の内側に形成され
たエミッタ１２の外周部および高濃度かつ抵抗のグラフ
トベース１３の内側部は、エミッタ電極４１の側面に位
置する絶縁物の側壁（サイドウオールまたはサイドスペ
ーサ）２１によって自己整合的に形成されている８ここ
に、パ自己整合的に形成する”とは、マスクを使用する
ことなく、前工程で形成された部分をマス、りとして代
用し、結果的に所望の拡散層を形成することを意味する
８ 一方、本願の第２の発明に係る半導体装置の製造方法は
、第１の導電型のシリコン拡散層上に形成された酸化膜
上に多結晶シリコンを堆積し、当該多結晶シリコン上に
窒化シリコンを堆積する工程と、前記多結晶シリコンお
よび窒化シリコンを加工して所定寸法の窒化シリコン多
結晶シリコンとの二層構造を形成する工程と、前記窒化
シリコン・多結晶シリコンの二層構造の側面に絶縁物の
側壁を設ける工程と、前記窒化シリコン・多結晶シリコ
ンの二層構造および前記絶縁物の側壁をマスクとして周
囲のシリコン層に当該シリコン層を前記第１の導電型と
同一の導電型に対する不純物を導入する工程と、前記周
囲のシリコン層上に酸化膜を形成する工程と、前記窒化
シリコン・多結晶シリコンの二層構造を除去する工程と
、前記窒化シリコン・多結晶シリコンの二層構造の下部
に位置する酸化膜を除去し、前記絶縁物の側壁のみを残
す工程と、前記絶縁物の側壁で囲まれた部分のシリコン
中に前記第１の導電型とは逆の導電型を有する拡散層を
形成する工程と、からなることを特徴とするものである
。

〔作用〕

上記半導体装置に係る第１の発明によれば、エミッタ１
２の外周部はサイドウオール２１の内側面近傍に位置し
ており、またグラフトベース１３の内側部はサイドウオ
ール２１の外側面下端近傍に位置している。したがって
、グラフトベース１３の拡散層とエミッタ１２の拡散層
の間の寸法は、サイドウオール２１の幅によって決めら
れる。

サイドウオール２１の形成方法には種々ある（後述する
）が、このサイドウオール２１の幅は形成方法次第で狭
くすることができる。

プロセスは後述するが、簡単にいうと、エミッタ１２を
形成する領域上に多結晶シリコン（以下。

ポリＳｉと表記）などを残してその側面にサイドウオー
ル２１を形成し、これらをマスクにグラフトベース１３
を形成する。そのグラフトベース１３上に酸化膜の絶縁
層２２を形成し、ベース１１領域上のポリＳｉを除去し
た後にエミッタ１２を形成する。この方法により、グラ
フトベース１３とエミッタ１２間隔はサイドウオール２
１の幅以下にすることができる。本発明ではサイドウオ
ール長を０．２〜０．３μｍにすることによりグラフト
ベース１３とエミッタ１２の間の真性ベース１１による
抵抗成分を従来の１〜２μｍの間隔のものよりも下げる
ことができる。前述したように、外部ベース抵抗はグラ
フトベース１３上の電極５１から真性ベース１１の外周
端に至るまでのグラフトベース１３の抵抗成分と、グラ
フトベース１３とエミッタ１２の間の真性ベース１１の
抵抗成分の合計であり、後者の成分が下げられることに
より、外部ベース抵抗を下げることができる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

ヌ】１」工 第２図に、第１図に示したバイポーラトランジスタの製
造プロセスの例を示す、各製造プロセスを第２Ｗｉの各
図番（ａ）〜（ｇ）に合わせて以下説明する。

（ａ）Ｐ型シリコン基板１４上に不純物を拡散し、シリ
コン（Ｓｉ）のエピタキシャル成長によりＮ十埋込Ｎ！
１５とＮ型エピタキシャル層１６を形成する。その後１
選択酸化、イオン注入によりコレクタ３１上げ層１７と
真性ベース層となるべき拡散層１１１を形成し１表面酸
化膜２３を有する（ａ）図の様な断面構造を形成する。

なお（ａ）図では素子分離は省略した。

（ｂ）次に５表面にポリ５ｉ４２を成長させ、さらにシ
リコン窒化膜（ＳｉａＮａ）３１を形成した後、（ｂ）
図の様に加工する。加工寸法は本実施例では１μｍとし
た。

（０）適当な熱処理の後、ＣＶＤによるシリコン酸化膜
（Ｓｉｏｔ）　　を堆積し、５ｉＯｚをドライエツチン
グによりエッチバックし、５ｉＮｉ３１とポリ５ｉ４２
の側面に５ｉＯｚサイドウオール２１を形成する。先に
形成した５ｉＮａ３１／ポリ５ｉ４２の二層構造の厚さ
と堆積したＳｉｎｓの膜厚とによってサイドウオール２
１の幅を選ぶことができるが１本実施例では０．３μｍ
とした。

（ｄ）次いで、表面を酸化して薄い酸化膜を形成した後
、グラフトベースを形成するためコレクタ引上層１７上
をマスクしてＢイオンを注入する。

この際サイドウオール付５ｉａＮａ３１／ポリ５ｉ４２
はイオン注入のマスクとなりこの下には注入されない、
その後、グラフトベース１３上絶縁膜を形成するため表
面を酸化する。このとｆ！Ｂドーズ量がＩ　Ｘ　１０　
”ａｍ−”と多いため、酸化は増速される。本実施例で
は、８５０℃のウエート酸化で膜厚１５０ｎｍの酸化Ｗ
Ａ２２を形成した。このときポリ５ｉ４２は５ｉａＮｉ
３１によって被覆されているため酸化されない。

（ｅ）その後１反応性エツチングにより５１８Ｎ番３１
／ポリ５ｉ４２の二層膜を除去する。グラフトベース１
３上およびコレクタ引上層１７上は酸化膜２２で被すれ
エツチングされない。

（ｆ）（ａ）で形成した薄い表面酸化膜２３をＨＦ系の
エツチング液で除去し、ポリＳｉを堆積し、（ｆ）図の
形状に加工してポリＳｉエミッタ電極４１を形成する。

ポリＳｉ表面を酸化した後、エミッタ１２を形成するた
め、Ａｓイオンを注入する。シリコンへのイオン注入は
ポリＳｉエミッタ電極４１を通して行なわれ、他の領域
は厚い酸化Ｍ２２で被覆されているので注入は阻止され
る。

（ｇ）最後に、絶縁膜２４を形成し、電極取出用のコン
タクトホール６１を形成した後、Ａｌを堆積して図（ｇ
）のように加工してＡＱ電極５１を形成する。

以上の工程で作制されたバイポーラトランジスタは、先
に述べたように、Ｐ＋のグラフトベース１３とＮ＋のエ
ミッタの間隔が縮まり、サイドウオール２１の幅の０．
３μｍよりも短い約０．１５μｍとなっており、外部ベ
ース抵抗に寄与する真性ベース１１の抵抗成分が小さく
なった。また。

エミッタ１２の面積は１元々の５ｉａＮａ３１／ポリ４
２の加工寸法によって精度よく決められている０、さら
に、グラフトベース１３および真性ベース１１とポリＳ
ｉエミッタ１！極４１との絶縁はサイドウオール２１と
酸化膜２２によってなされている。

このように本実施例によれば、自己整合プロセスを利用
して外部ベース抵抗を低減でき、また各部分の寸法を精
度よく再現できるという効果があり、このプロセスを実
施する上で、従来とくらべてホトリソグラフィ工程での
マスクの増加はない。

大直気且 次に、本発明に係る第２の実施例を第３図により説明す
る。

実施例１はサイドウオール２１による自己整合プロセス
を利用したが、本実施例は後述するようにポリＳｉの酸
化膜をサイドスペーサとする方法である。以下１図番に
したがってプロセスを説明する。

（ａ）実施例１と同様、Ｎ十埋込層１５．Ｎ型エピタキ
シャル層１６．コレクタ３１上層１７、ベース拡散層１
１１を形成する。

（ｂ）実施例１と同様、５ｉａＮａ３１／ポリ５ｉ４２
の二層構造を形成する。

（Ｑ）次に、ウェット中で表面を酸化する。ポリ５ｉ４
２はＡｓまたはＰをドープしておき増速酸化することに
より短時間で厚い酸化膜のサイドスペーサ２５を形成で
きる。一方、Ｓｉ表面も酸化されて酸化膜２２が形成さ
れる。この酸化膜２２は実施例１と同様、ベースとエミ
ッタ電極との絶縁分雛膜として働く。

（ｄ）その後、グラフトベースを形成するために。

コレクタ引上層１７上をマスクして、Ｂイオンを注入す
る。このときサイドスペーサ２５の付いたＳ　ｉ　ａＮ
ａ　３１　／ポリ５ｉ４１の部分にはＢは注入されない
、Ｂ注入機、アニールして外部ベース１３を成する。

（ａ）ＳｉｓＮ番３１およびポリ５ｉ４１をドライエッ
チによりエツチング除去する。

（ｆ）薄い酸化膜２３除去後、ポリＳｉを堆積し、ポリ
Ｓｉエミッタ電極４１に加工した後、ポリＳｉ表面酸化
Ａｓイオン注入し、エミッタ１２を形成する。

（ｇ）実施例１と同様１層間絶縁２４、ＡＱｆｆｉ極５
１を形成する。

このようにして作製されたバイポーラトランジスタは、
ポリＳｉの酸化によるサイドスペーサ２５を用いた自己
整合プロセスを利用したもので。

ポリＳｉの酸化膜厚により、Ｐ◆グラフトベースとＮ十
エミッタの間隔を変えられる。本実施例では、この間隔
を約０．１５μｍとし、外部ベース抵抗を低減できた。

失胤且１ 次に、本発明に係る第３の実施例を第４図により図番に
従って説明する。

（ａ）この工程では実施例１および２と同様のホ５造を
形成する。

（ｂ）ＳｉｇＮａ３１／ポリ５ｉ４２の二層構造を形成
する。

（ｃ）Ｓ　１ｓＮ４３２を堆積し、さら−に５ｉＯｚを
堆積した後異方性エツチングし、５ｉｎｓのサイドウオ
ール２１を残す。

（ｄ）ＳｉａＮａ３２をエツチングする。ポリ５ｉ４２
上＋７）ＳｉａＮａＬｔＳｉａＮｊ３２と５ｉａＮａ３
１の複合であるため、５１ｇ１’Ｌａ３１の膜厚分程度
は残留する。またＳｉｎｇのサイドウオール２１下およ
び側面の５ｉａＮｉは残り、Ｓ　ｉ、　０２と５ｉａＮ
ｉ複合のサイドウオールができる。

（θ）コレクタ引上層１７上をマスクしてＢイオン注入
した後、酸化してグラフトベース１３とグラフトベース
１３上に酸化膜２２（後にエミッタ電極との絶縁分離膜
として働く）を形成する。

（ｆ）ＳｉｓＮ番３１／ポリ５ｉ４２を除去する。

（ｇ）酸化膜２３除去後、ポリＳｉ堆積し、ポリＳｉエ
ミッタ電極４１に加工後１表面を酸化し。

Ａｓイオンを注入する。

（ｈ）電極廻りを形成する（実施例１および２と同様）
。

本実施例の構造は実施例１と比べると、サイドウオール
が５ｉｎｓと５ｉａＮｉの二層になっている点が異なる
。実施例１および２では、グラフトベース１３上にＭＩ
ａ層を設けるためにＳｉ表面を酸化したが、このときサ
イドウオール２１やサイドスペーサ２５の下部の拡散層
もわずかながら酸化する。酸化時間が長いと真性ベース
１１のＢが酸化膜中に取り込まれ、この部分のシート抵
抗が増大するおそれがある。そのためグラフトベース１
３上の酸化膜厚をあまり厚くすることはできない。とこ
ろが、本実施例ではサイドウオール２１の下部に５ｉｓ
Ｎ４３２が残っているため、酸化がグラフトベース１３
側からの横方向成長に限られるため酸化時間を長くでき
、酸化８２２を厚くすることができる。なお、酸化膜２
２を厚くすることの利点は、高エネルギでのエミッタの
イオン注文をも行えることである。さらにまた、（ｅ）
図において、ポリ５ｉ４２の側面も５ｉａＮ４でカバー
されているため、ポリＳｉの酸化がなく、それだけエミ
ッタ加工寸法高精度になるという効果がある。

去ＪＬＩ幻 次に１本発明の第４の実施例を第５図により図番に対応
して説明する。

（ａ）〜（Ｑ）これらの工程は実施例１の（、）〜（ｄ
）と同一の工程である。

（ｄ）表面を酸化し、コレクタ引上層１７上をマスクし
Ｂイオンを注入した後、アニールしてグラフトベース１
３を形成する。

（ｅ）酸化膜２６除去後、ポリＳｉを堆積して加工し、
ポリＳｉベース電極４３を形成する。

（ｆ）表面を酸化して薄い酸化膜を形成した後、ポリＳ
ｉベース電極４３へのＢドープと、（ｅ）の工程で表面
がやや削れたグラフトベースへの追加のＢドープのため
に、Ｂイオンを注入し、アニールした後、さらに酸化し
てグラフトベース１３およびポリＳｉベース電極４３上
に酸化膜２２を形成する。

（ｇ）ＳｉｓＮｈ３１／ポリ５ｉ４２を除去する。

（ｈ）酸化ｉｆ！１２３除去後、ポリＳｉ堆積し、加工
してポリＳｉエミッタ電極４１を形成する。ポリＳｉ表
面を酸化し、Ａｓイオンを注入し、アニールしてエミッ
タ１２を形成する。

（ｉ）層間絶縁［２４およびＡＱ電極５１形成。

この構造のバイポーラトランジスタは、これまでの実施
例と同様、サイドウオール２１により自己整合的にＰ÷
グラフトベース１３およびＮ十エミッタ１２を形成し、
外部ベース抵抗を低減していることのほか、ベースコン
タクトにポリＳｉベース電極４３を使用することにより
グラフトベース領域を低減し、ひいては素子領域（拡散
層部分）の縮小をはかつている。このため、コレクター
基板間容量を低減できる。

Ｘ１（社）旦 次に、本発明の第５の実施例を第６図により図番に対応
して説明する。

実施例１のようなサイドウオールを利用した自己整合プ
ロセスは比較的簡単な工程なため、このバイポーラトラ
ンジスタとＣＭＯ８Ｆ“ＥＴとを組み合わせて同時形成
することも容易である。第６図はその製造プロセスを示
したものである。以下図番に従って説明する。

（ａ）不純物拡散、エピタキシャル成長２逍択酸化等を
利用して、（ａ）図の様なＮ十埋込層１５１゜Ｐ型アイ
ソレーション１５２．コレクタ引上層１７、Ｐ型拡散層
１１１．Ｎ型ウェル領域１８１゜Ｐ型ウェル領域１８２
、および表面酸化膜２３を有する基板構造を形成する。

（ｂ）表面にポリＳｉと５ｉｓＮ＋を堆積し、５ｉａＮ
ａ３１／ポリ５ｉ４２の二層構造を加工する。これはＭ
ＯＳＦＥＴではゲート電極となるため、ポリＳｉにはＰ
をドープしておく。

（ｃ）ＰチャンネルＭＯ８側にはＢを、ＮチャンネルＭ
Ｏ８側にはＰをイオン注入し、Ｐ−拡散層１９１および
Ｎ−拡散層１９２を形成する。その後、５ｉＯｉを堆積
し、異方性のドライエツチングによりゲート電極の側面
にサイドウオール２１を形成する。

（ｄ）Ｓｉ表面を酸化し、酸化膜２６を形成する。

ＭＯＳ（［にソース・ドレイン領域形成のために、Ｂイ
オンおよびＡｓイオンを注入し、それぞれＰチャンネル
ＭＯ８Ｐ＋ソース・ドレイン１９３゜ＮチャンネルＭＯ
８にＮ＋リソースドレイン１９４を形成する。このとき
バイポーラのグラフトベースとなる領域にもＰ十拡散層
を形成しておく。

（ａ）表面に５ｉＯｘ２７　　と５ｉａＮａ３３を堆積
し、バイポーラのベース・エミッタ領域上のみ窓あけす
る。

（ｆ）表面酸化し、グラフトベースを所定の濃度にする
ためＢの追加イオン注入を行った後、８５０℃でウェッ
ト酸化し、グラフトベース１３とその上に酸化膜２２を
形成する。

（ｇ）バイポーラの５ｉａＮ番３１／ポリ５ｉ４２のゲ
ート電極をエツチング除去する。このとき５ｉｘＮ番３
３同時に除去される。

（ｈ）ポリＳｉを堆積し、　（ｈ）図のように加工し、
ポリＳｉエミッタ電極４１を形成する。その後、ポリＳ
ｉ表面を酸化し、Ａｓイオンを注入し、アニールしてエ
ミッタ１２を形成する。なお、Ａｓイオン注入を（ｇ）
図の構造のときにも行う場合も考えられる。

（ｉ）層間絶縁膜２４を形成し、コンタクトホールをあ
け、ＡＭ＠極５１を形成する。

以上のような、比較的簡単なプロセスにより、ベース抵
抗を低減したバイポーラトランジスタと　２ＣＭＯ３Ｆ
ＥＴの複合化が回層である。

〔発明の効果〕

本発明によれば、絶縁膜のサイドウオールやサイドスペ
ーサを利用して、自己整合プロセスにより、Ｐ＋のグラ
フトベースとＮ＋のエミッタを形成でき、そのためグラ
フトベースとエミッタ間を近づけることが可能となり、
外部ベース抵抗を下げることができる。

本発明の自己整合バイポーラトランジスタと通常のマス
ク合わせを必要とするバイポーラトランジスタの外部ベ
ース抵抗を比べると、同等寸法では、真性ベースのシー
ト抵抗がＩＫΩ／口の時、自己整合バイポーラは６０Ω
、非自己整合は３００Ωであり、真性ベースが２００Ω
／口の時には、自己整合バイポーラは５０Ω、非自己整
合は１００Ωであった。これによると真性ベースのシー
ト抵抗Ω／口が大きいほど、本発明の自己整合バイポー
ラの外部ベース抵抗低減化の効果が大きいことがわかる
。

【図面の簡単な説明】

第１図は、本発明に係る半導体装置の構造例を示す断面
図、第２図は本発明の第１の実施例を工程順に示した断
面図、第３図は第２の実施例を工程順に示した断面図、
第４図は第３の実施例を工程順に示した断面図、第５図
は第４の実施例を工程順に示した断面図、第６図は第５
の実施例を工程順に示した断面図である。 １１・・・真性ベース、１２・・・エミッタ、１３・・
・グラフトベース、２１・・・サイドウオール、２２・
・・酸化膜、３１・・・５１ｇＮ４．４１・・・ポリＳ
ｉエミッタ電′極、４３・・・ポリＳｉベース電極。

Claims (1)

1. 【特許請求の範囲】 １、半導体基体の一表面に形成された第１導電型のベー
   ス層と、このベース層の内部に形成され当該ベース層と
   は逆の第２導電型のエミッタ層と、前記ベース層に隣接
   して形成され、当荷ベース層と同一の導電型で当該ベー
   ス層よりも導電率の大きいグラフトベース層と、を有す
   る半導体装置において、 前記エミッタ層の直上にエミッタ電極が形成され、この
   エミッタ電極の側面に接して絶縁物側壁が形成され、か
   つ、前記エミッタ層の外周端部および前記ベース層の内
   周端部が前記絶縁物側壁に対して自己整合的に形成され
   ていることを特徴とする半導体装置。 ２、第１の導電型のシリコン拡散層上に形成された酸化
   膜上に多結晶シリコンを堆積し、当該多結晶シリコン上
   に窒化シリコンを堆積する工程と、 前記多結晶シリコンおよび窒化シリコンを加工して所定
   寸法の窒化シリコンと多結晶シリコンとの二層構造を形
   成する工程と、 前記窒化シリコン・多結晶シリコンの二層構造の側面に
   縁物の側壁を設ける工程と、 前記窒化シリコン・多結晶シリコンの二層構造および前
   記絶縁物の側壁をマスクとして周囲のシリコン層に当該
   シリコン層を前記第１の導電型と同一の導電型にする不
   純物を導入する工程と、 前記周囲のシリコン層上に酸化膜を形成する工程と、 前記窒化シリコン・多結晶シリコンの二層構造を除去す
   る工程と、 前記窒化シリコン・多結晶シリコンの二層構造の下部に
   位置する酸化膜を除去と、前記絶縁物の側壁のみを残す
   工程と、 前記絶縁物の側壁で囲まれた部分のシリコン中に前記第
   １の導電型とは逆の導電型を有する拡散層を形成する工
   程と、からなることを特徴とする半導体の製造方法。