JPH0491481A - Ｍｉｓ電界効果トランジスタ - Google Patents
Ｍｉｓ電界効果トランジスタInfo
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- JPH0491481A JPH0491481A JP20560290A JP20560290A JPH0491481A JP H0491481 A JPH0491481 A JP H0491481A JP 20560290 A JP20560290 A JP 20560290A JP 20560290 A JP20560290 A JP 20560290A JP H0491481 A JPH0491481 A JP H0491481A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
一導電型半導体基板上にゲート酸化膜を介してゲート電
極が設けられ、ゲート電極の側壁にセルファライン形成
された側壁絶縁膜下に低濃度のソースドレイン領域が設
けられ、側壁絶縁膜の両端の一導電型半導体基板にトレ
ンチが設けられ、トレンチの側面の一部及び底面に絶縁
膜が設けられ、この絶縁膜が設けられたトレンチを埋め
込み、目、つソースドレイン領域の側面に接した導電膜
が設けられた構造を有するＭＩＳ電界効果トランジスタ
が形成されているため、ゲート電極下の横方向拡散を微
少に抑えた浅い低濃度不純物領域を含むソースドレイン
領域を形成できるため、ゲート長を微細化できることに
よる高集積化を、ゲート長を微細化でき、ソースドレイ
ン領域を低抵抗の導電膜により形成できるため、伝達コ
ンダクタンスを増大できること及び導電膜からなるソー
ストレイン領域を絶縁膜上に形成できるため、ソースド
レイン領域の容量を低減できることによる高速化を、低
濃度不純物領域のみが半導体基板に接するソースドレイ
ン領域を形成できるため、接合耐圧を増大できることに
よる高性能化を可能としたＭＩＳ電界効果トランジスタ
。
極が設けられ、ゲート電極の側壁にセルファライン形成
された側壁絶縁膜下に低濃度のソースドレイン領域が設
けられ、側壁絶縁膜の両端の一導電型半導体基板にトレ
ンチが設けられ、トレンチの側面の一部及び底面に絶縁
膜が設けられ、この絶縁膜が設けられたトレンチを埋め
込み、目、つソースドレイン領域の側面に接した導電膜
が設けられた構造を有するＭＩＳ電界効果トランジスタ
が形成されているため、ゲート電極下の横方向拡散を微
少に抑えた浅い低濃度不純物領域を含むソースドレイン
領域を形成できるため、ゲート長を微細化できることに
よる高集積化を、ゲート長を微細化でき、ソースドレイ
ン領域を低抵抗の導電膜により形成できるため、伝達コ
ンダクタンスを増大できること及び導電膜からなるソー
ストレイン領域を絶縁膜上に形成できるため、ソースド
レイン領域の容量を低減できることによる高速化を、低
濃度不純物領域のみが半導体基板に接するソースドレイ
ン領域を形成できるため、接合耐圧を増大できることに
よる高性能化を可能としたＭＩＳ電界効果トランジスタ
。
「産業上の利用分野」
本発明はＭＩＳ型半導体装置に係り、特に微細化が難し
く、高速化に難があるＰチャネルのＭＩＳ電界効果トラ
ンジスタに関する。
く、高速化に難があるＰチャネルのＭＩＳ電界効果トラ
ンジスタに関する。
従来、ＰチャネルのＭＩＳ電界効果トランジスタのシ＊
−１□チヤネル化に関しては、いわゆるポットエレク
トロン効果による寿命上の伝達コンダクタンスの劣化を
考慮しなくてよいため、ＬＩ）Ｄ（↓ｉｇｈｔｌｙ
Ｄｏｐｅｄ 旦ｒａｉｎ）構造を形成する必要がなく
、ゲート電極の両端にセルファラインに高濃度のソース
ドレイン領域を設ける慣例的なＭＩＳ電界効果トランジ
スタを形成していた。しかし、現状ではソースドレイン
領域を形成するイオン種には拡散係数が大きい硼素しか
ないので、ソーストレイン領域は深く形成され、したが
ってゲート電極下の横方向拡散が大きく、容易にパンチ
スルー現象を生しるため、ゲート長を微細化できなかっ
たこと、ゲート容量やソーストレイン領域の容量及び抵
抗が大きいこと等から高集積化及び高速化への妨げにな
るという問題が顕著になってきている９そこで、ゲート
長を微細化し、ゲート容量やソースドレイン領域の容量
及び抵抗が低減化できる高速且つ高集積なＰチャネルの
ＭＩＳ電界効果トランジスタを形成できる手段が要望さ
れている。
−１□チヤネル化に関しては、いわゆるポットエレク
トロン効果による寿命上の伝達コンダクタンスの劣化を
考慮しなくてよいため、ＬＩ）Ｄ（↓ｉｇｈｔｌｙ
Ｄｏｐｅｄ 旦ｒａｉｎ）構造を形成する必要がなく
、ゲート電極の両端にセルファラインに高濃度のソース
ドレイン領域を設ける慣例的なＭＩＳ電界効果トランジ
スタを形成していた。しかし、現状ではソースドレイン
領域を形成するイオン種には拡散係数が大きい硼素しか
ないので、ソーストレイン領域は深く形成され、したが
ってゲート電極下の横方向拡散が大きく、容易にパンチ
スルー現象を生しるため、ゲート長を微細化できなかっ
たこと、ゲート容量やソーストレイン領域の容量及び抵
抗が大きいこと等から高集積化及び高速化への妨げにな
るという問題が顕著になってきている９そこで、ゲート
長を微細化し、ゲート容量やソースドレイン領域の容量
及び抵抗が低減化できる高速且つ高集積なＰチャネルの
ＭＩＳ電界効果トランジスタを形成できる手段が要望さ
れている。
［従来の技術］
第５図は従来のＭＩＳ電界効果トランジスタの模式側断
面図で、５１はｎ−型シリコン（Ｓｉ）基板、５２はｎ
型チャネルストッパー領域、５３はｐ十型ソーストレイ
ン領域、５４はフィールド酸化膜、５５はゲート酸化膜
、５６はゲート電極、５７は不純物ブロック用酸化膜、
５８は燐珪酸ガラス（ＰＳＧ）膜、５９はＡＩ配線を示
している。
面図で、５１はｎ−型シリコン（Ｓｉ）基板、５２はｎ
型チャネルストッパー領域、５３はｐ十型ソーストレイ
ン領域、５４はフィールド酸化膜、５５はゲート酸化膜
、５６はゲート電極、５７は不純物ブロック用酸化膜、
５８は燐珪酸ガラス（ＰＳＧ）膜、５９はＡＩ配線を示
している。
同図においては、ｎ−型シリコン（Ｓｉ）基板５１上に
ゲート酸化膜５５を介してゲート電極５６が設けられ、
ゲート電極５６の両端にはｐ十型ソースドレイン領域５
３が設けられた慣例的な構造のＰチャネルＭＩＳ電界効
果トランジスタが形成されている９製造上は極めてシン
プルで作りやすいが、硼素のイオン注入により形成され
た高濃度のソーストレイン領域が深く形成されているた
め、ゲート電極下の横方向拡散が大きく、拡散層の曲率
も大きいので、空乏層の広がりが大きく、容易にパンチ
スルー現象を生じるため、ゲート長を微細化できないこ
とから高集積化が難しいこと、ゲート容量やソーストレ
イン領域の容量及び抵抗が大きいことから高速化が難し
いこと等の欠点があった９［発明が解決しようとする問
題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、従来の慣例的なＰチャネルのＭＩＳ電界効果ト
ランジスタにおいては、高濃度のソースドレイン領域を
浅く形成できないため、ゲート電極下の横方向拡散が大
きく、容易にパンチスルー現象を生じるため、ゲート長
のさらなる微細化が困難で高集積化が難しかったこと、
ゲート長の微細化が困難なためゲート容量の低減ができ
なかったこと及び不純物拡散によるソースドレイン領域
のため容量と抵抗の低減ができないことにより高速化が
難しかったことである。
ゲート酸化膜５５を介してゲート電極５６が設けられ、
ゲート電極５６の両端にはｐ十型ソースドレイン領域５
３が設けられた慣例的な構造のＰチャネルＭＩＳ電界効
果トランジスタが形成されている９製造上は極めてシン
プルで作りやすいが、硼素のイオン注入により形成され
た高濃度のソーストレイン領域が深く形成されているた
め、ゲート電極下の横方向拡散が大きく、拡散層の曲率
も大きいので、空乏層の広がりが大きく、容易にパンチ
スルー現象を生じるため、ゲート長を微細化できないこ
とから高集積化が難しいこと、ゲート容量やソーストレ
イン領域の容量及び抵抗が大きいことから高速化が難し
いこと等の欠点があった９［発明が解決しようとする問
題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、従来の慣例的なＰチャネルのＭＩＳ電界効果ト
ランジスタにおいては、高濃度のソースドレイン領域を
浅く形成できないため、ゲート電極下の横方向拡散が大
きく、容易にパンチスルー現象を生じるため、ゲート長
のさらなる微細化が困難で高集積化が難しかったこと、
ゲート長の微細化が困難なためゲート容量の低減ができ
なかったこと及び不純物拡散によるソースドレイン領域
のため容量と抵抗の低減ができないことにより高速化が
難しかったことである。
１問題点を解決するための手段］
上記問題点は、一導電型の半導体基板と、前記゛１′、
導体基板１−１に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられたゲート電極と、前記ゲート電極
の両端の前記半導体基板に等距離の幅に設けられた反対
導電型のソースドレイン領域と、前記ゲート電極の両端
より外側に等距離離れた前記半導体基板に設けられたト
レンチと、前記トレンチの側面の一部及び底面に設けら
れた絶縁膜と、前記絶縁膜が設けられたトレンチを埋め
込み、且つ前記ソースドレイン領域の側面に接した導電
膜とを備えてなる本発明のＭＩＳ電界効果トランジスタ
によって解決される。
導体基板１−１に設けられたゲート絶縁膜と、前記ゲー
ト絶縁膜上に設けられたゲート電極と、前記ゲート電極
の両端の前記半導体基板に等距離の幅に設けられた反対
導電型のソースドレイン領域と、前記ゲート電極の両端
より外側に等距離離れた前記半導体基板に設けられたト
レンチと、前記トレンチの側面の一部及び底面に設けら
れた絶縁膜と、前記絶縁膜が設けられたトレンチを埋め
込み、且つ前記ソースドレイン領域の側面に接した導電
膜とを備えてなる本発明のＭＩＳ電界効果トランジスタ
によって解決される。
［作 用］
即ち本発明の半導体装置においては、一導電型半導体基
板上にゲート酸化膜を介してゲート電極が設けられ、ゲ
ート電極の側壁にセルファライン形成された側壁絶縁膜
下に低濃度のソースドレイン領域が設けられ、側壁絶縁
膜の両端の一導電型半導体基板にトレンチが設けられ、
トレンチの側面の一部及び底面に絶縁膜が設けられ、こ
の絶縁膜が設けられたトレンチを埋め込み、且つソース
ドレイン領域の側面に接した導電膜が設けられた構造を
有するＭＩＳ電界効果トランジスタが形成されている９
したがって、すべての構成領域をセルファラインに形成
でき、ゲート電極下の横方向拡散を微少に抑えた浅い低
濃度不純物領域を含むソースドレイン領域を形成できる
ため、ゲート長を微細化できることによる高集積化を、
ゲート長を微細化でき、又比較的抵抗の高い高濃度不純
物領域を持たない低抵抗の導電膜によるソースドレイン
領域を形成できるため、伝達コンダクタンスを増大でき
ること及び導電膜からなるソースドレイン領域を絶縁膜
上に形成できるため、ソーストレイン領域の容量を低減
できることによる高速化を、半導体基板に接する部分を
低濃度の不純物領域のみとし、低濃度の不純物領域に接
する以外の導電膜を絶縁膜で囲んだソースドレイン領域
を形成できることにより接合の耐圧を増大できることに
よる高性能化を可能にすることができる。即ち高集積、
高速且つ高性能な半導体集積回路の形成を可能としたＭ
ＩＳ電界効果トランジスタを得ることができる。
板上にゲート酸化膜を介してゲート電極が設けられ、ゲ
ート電極の側壁にセルファライン形成された側壁絶縁膜
下に低濃度のソースドレイン領域が設けられ、側壁絶縁
膜の両端の一導電型半導体基板にトレンチが設けられ、
トレンチの側面の一部及び底面に絶縁膜が設けられ、こ
の絶縁膜が設けられたトレンチを埋め込み、且つソース
ドレイン領域の側面に接した導電膜が設けられた構造を
有するＭＩＳ電界効果トランジスタが形成されている９
したがって、すべての構成領域をセルファラインに形成
でき、ゲート電極下の横方向拡散を微少に抑えた浅い低
濃度不純物領域を含むソースドレイン領域を形成できる
ため、ゲート長を微細化できることによる高集積化を、
ゲート長を微細化でき、又比較的抵抗の高い高濃度不純
物領域を持たない低抵抗の導電膜によるソースドレイン
領域を形成できるため、伝達コンダクタンスを増大でき
ること及び導電膜からなるソースドレイン領域を絶縁膜
上に形成できるため、ソーストレイン領域の容量を低減
できることによる高速化を、半導体基板に接する部分を
低濃度の不純物領域のみとし、低濃度の不純物領域に接
する以外の導電膜を絶縁膜で囲んだソースドレイン領域
を形成できることにより接合の耐圧を増大できることに
よる高性能化を可能にすることができる。即ち高集積、
高速且つ高性能な半導体集積回路の形成を可能としたＭ
ＩＳ電界効果トランジスタを得ることができる。
［実施例］
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明のＭＩＳ電界効果トランジスタにおける
第１の実施例の模式側断面図、第２図は本発明のＭＩＳ
電界効果トランジスタにおける第２の実施例の模式側断
面図、第３図は本発明のＭＩＳ電界効果トランジスタに
おける第３の実施例の模式側断面図、第４図（ａ）〜（
ｅ）は本発明のＭＩＳ電界効果トランジスタにおける製
造方法の一実施例の工程断面図である。
第１の実施例の模式側断面図、第２図は本発明のＭＩＳ
電界効果トランジスタにおける第２の実施例の模式側断
面図、第３図は本発明のＭＩＳ電界効果トランジスタに
おける第３の実施例の模式側断面図、第４図（ａ）〜（
ｅ）は本発明のＭＩＳ電界効果トランジスタにおける製
造方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一番号及び同一記号で示す。
第１図はｎ−型シリコン基板を用いた際の本発明のＭＩ
Ｓ電界効果トランジスタにおける第１の実施例の模式側
断面図で、■は１０ ｃｍ 程度のロー型シリコン
基板、２は１０ ｃｍ 程度のｎ型チャネルストッ
パー領域、３は１０１７ｃｎ＋−３程度のｐ型ソースド
レイン領域、４は深さ５００ ｎｍ程度のソーストレイ
ン領域形成用のトレンチ、５は厚さ１１００ｎ１程度の
埋め込み酸化膜、６は６００ ｎｍ程度のフィールド酸
化膜、７は埋め込み導電膜、８は１８ｎｍ程度のゲート
酸化膜、９は３００ ｎｎ＋程度のゲート電極、１０は
２５０ ｎｍ程度の側壁酸化膜、１１は３５止程度の不
純物ブロック用酸化膜、１２は６００止程度の燐寸同図
においては、ｎ−型シリコン基板１上にゲート酸化膜８
を介してゲート電極９が設けられ、ゲート電極９の側壁
にセルファライン形成された側壁絶縁膜１０直下に低濃
度のｐ型ソースドレイン領域３が設けられ、側壁絶縁膜
１０の両端のｎ−型シリコン基板１にセルファラインに
トレンチ４が設けられ、トレンチ４の側面の一部及び底
面に酸化膜５が設けられ、この酸化膜５が設けられたト
レンチ４を埋め込み、且つｐ型ソースドレイン領域３の
側面に接した導電膜７が設けられた構造を有するＰチャ
ネルＭＩＳ電界効果トランジスタが形成されている。こ
こで埋め込み導電膜７はｐ型ソーストレイン領域３に接
するだけで、ｎ−型シリコン基板１とは分離されていな
ければならないため、ソーストレイン領域形成用のトレ
ンチ４を２段階で形成し、トレンチ４の側面の一部及び
底面にセルファラインに酸化膜５を形成することにより
、目的とする構造を得ている９ （製造方法は後で詳し
く記述する９）したがって、すべての構成領域をセルフ
ァラインに形成でき、ゲート電極９下の横方向拡散を微
少に抑えた浅い低濃度のｐ型ソースドレイン領域３を含
むソーストレイン領域を形成できるため、ゲート長を微
細化できることによる高集積化を、ゲート長を微細化で
き、又比較的抵抗の高い高濃度不純物領域を持たない低
抵抗の導電膜７によるソースドレイン領域を形成できる
なめ、伝達コンダクタンスを増大できること及び導電膜
７からなるソースドレイン領域を埋め込んだ酸化膜５上
に形成できるため、ソースドレイン領域の容量を低減で
きることによる高速化を、ｎ−型シリコン基板１に接す
る部分を低濃度のｐ型ソーストレイン領域３のみとし、
低濃度のｐ型ソースドレイン領域３に接する以外の導電
膜７を埋め込んだ酸化膜５で囲んだソースドレイン領域
を形成できることにより接合の耐圧を増大できることに
よる高性能化を可能にすることができる。
Ｓ電界効果トランジスタにおける第１の実施例の模式側
断面図で、■は１０ ｃｍ 程度のロー型シリコン
基板、２は１０ ｃｍ 程度のｎ型チャネルストッ
パー領域、３は１０１７ｃｎ＋−３程度のｐ型ソースド
レイン領域、４は深さ５００ ｎｍ程度のソーストレイ
ン領域形成用のトレンチ、５は厚さ１１００ｎ１程度の
埋め込み酸化膜、６は６００ ｎｍ程度のフィールド酸
化膜、７は埋め込み導電膜、８は１８ｎｍ程度のゲート
酸化膜、９は３００ ｎｎ＋程度のゲート電極、１０は
２５０ ｎｍ程度の側壁酸化膜、１１は３５止程度の不
純物ブロック用酸化膜、１２は６００止程度の燐寸同図
においては、ｎ−型シリコン基板１上にゲート酸化膜８
を介してゲート電極９が設けられ、ゲート電極９の側壁
にセルファライン形成された側壁絶縁膜１０直下に低濃
度のｐ型ソースドレイン領域３が設けられ、側壁絶縁膜
１０の両端のｎ−型シリコン基板１にセルファラインに
トレンチ４が設けられ、トレンチ４の側面の一部及び底
面に酸化膜５が設けられ、この酸化膜５が設けられたト
レンチ４を埋め込み、且つｐ型ソースドレイン領域３の
側面に接した導電膜７が設けられた構造を有するＰチャ
ネルＭＩＳ電界効果トランジスタが形成されている。こ
こで埋め込み導電膜７はｐ型ソーストレイン領域３に接
するだけで、ｎ−型シリコン基板１とは分離されていな
ければならないため、ソーストレイン領域形成用のトレ
ンチ４を２段階で形成し、トレンチ４の側面の一部及び
底面にセルファラインに酸化膜５を形成することにより
、目的とする構造を得ている９ （製造方法は後で詳し
く記述する９）したがって、すべての構成領域をセルフ
ァラインに形成でき、ゲート電極９下の横方向拡散を微
少に抑えた浅い低濃度のｐ型ソースドレイン領域３を含
むソーストレイン領域を形成できるため、ゲート長を微
細化できることによる高集積化を、ゲート長を微細化で
き、又比較的抵抗の高い高濃度不純物領域を持たない低
抵抗の導電膜７によるソースドレイン領域を形成できる
なめ、伝達コンダクタンスを増大できること及び導電膜
７からなるソースドレイン領域を埋め込んだ酸化膜５上
に形成できるため、ソースドレイン領域の容量を低減で
きることによる高速化を、ｎ−型シリコン基板１に接す
る部分を低濃度のｐ型ソーストレイン領域３のみとし、
低濃度のｐ型ソースドレイン領域３に接する以外の導電
膜７を埋め込んだ酸化膜５で囲んだソースドレイン領域
を形成できることにより接合の耐圧を増大できることに
よる高性能化を可能にすることができる。
第２図は本発明のＭＩＳ電界効果トランジスタにおける
第２の実施例の模式側断面図で、１〜５．７〜１３は第
１図と同じ物を、１４はソースドレイン領域及び素子分
離領域形成用トレンチを示している。
第２の実施例の模式側断面図で、１〜５．７〜１３は第
１図と同じ物を、１４はソースドレイン領域及び素子分
離領域形成用トレンチを示している。
同図においては、素子分離領域がいわゆるトレンチ素子
分離法を使用して形成されており、ゲート側のみに低濃
度のｐ型ソーストレイン領域３が設けられ、埋め込まれ
た導電膜７に接している以外はほぼ第１の実施例と同じ
構造に形成されている９本実施例においては第１の実施
例と同様の効果に加え、バーズビークが存在しないこと
による高集積化及びバーズビークが原因で生じる種々の
特性の劣化を改善することが可能である。
分離法を使用して形成されており、ゲート側のみに低濃
度のｐ型ソーストレイン領域３が設けられ、埋め込まれ
た導電膜７に接している以外はほぼ第１の実施例と同じ
構造に形成されている９本実施例においては第１の実施
例と同様の効果に加え、バーズビークが存在しないこと
による高集積化及びバーズビークが原因で生じる種々の
特性の劣化を改善することが可能である。
第３図は本発明のＭＩＳ電界効果トランジスタにおける
第３の実施例の模式側断面図で、本発明を５ＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌ−ａｔｏｒ）に適用
した場合で、１．３．４．７〜１３は第１図と同じ物を
、１５はｎ−型再結晶シリコン基板、１６はシリコン基
板上の絶縁分離酸化膜を示している９ 同図においては、側面の一部及び底面を酸化膜１６で囲
まれたｎ−型再結晶シリコン基板１５に低濃度のｐ型ソ
ースドレイン領域３が設けられ、低濃度のｐ型ソースド
レイン領域３の側面に接して埋め込み導電膜からなる低
抵抗のソースドレイン領域が形成されている以外はほぼ
第１の実施例と同じ構造に形成されている。本発明にお
いても第１の実施例及び第２の実施例と同様の効果を実
現することが可能である９ 次いで本発明に係るＭＩＳ電界効果トランジスタの製造
方法の一実施例について第４図（ａ）〜（ｅ）を参照し
て説明する。ただし、ここでは本発明のＭＩＳ電界効果
トランジスタの形成に関する製造方法のみを記述し、一
般の半導体集積回路に搭載される各種の素子（他のトラ
ンジスタ、抵抗、容量等）の形成に関する製造方法の記
述は省略する９ 第４図（ａ） 通常の技法を適用することにより、ｎ−型シリコン基板
１にｎ型チャネルストッパー領域２及び６００止程度の
フィールド酸化膜６を形成する９第４図（ｂ） 次いで１８１程度のゲート酸化膜８を成長する。
第３の実施例の模式側断面図で、本発明を５ＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌ−ａｔｏｒ）に適用
した場合で、１．３．４．７〜１３は第１図と同じ物を
、１５はｎ−型再結晶シリコン基板、１６はシリコン基
板上の絶縁分離酸化膜を示している９ 同図においては、側面の一部及び底面を酸化膜１６で囲
まれたｎ−型再結晶シリコン基板１５に低濃度のｐ型ソ
ースドレイン領域３が設けられ、低濃度のｐ型ソースド
レイン領域３の側面に接して埋め込み導電膜からなる低
抵抗のソースドレイン領域が形成されている以外はほぼ
第１の実施例と同じ構造に形成されている。本発明にお
いても第１の実施例及び第２の実施例と同様の効果を実
現することが可能である９ 次いで本発明に係るＭＩＳ電界効果トランジスタの製造
方法の一実施例について第４図（ａ）〜（ｅ）を参照し
て説明する。ただし、ここでは本発明のＭＩＳ電界効果
トランジスタの形成に関する製造方法のみを記述し、一
般の半導体集積回路に搭載される各種の素子（他のトラ
ンジスタ、抵抗、容量等）の形成に関する製造方法の記
述は省略する９ 第４図（ａ） 通常の技法を適用することにより、ｎ−型シリコン基板
１にｎ型チャネルストッパー領域２及び６００止程度の
フィールド酸化膜６を形成する９第４図（ｂ） 次いで１８１程度のゲート酸化膜８を成長する。
次いで不純物を含む３００止程度の多結晶シリコン膜を
成長する。次いで２０ｎｍ程度の酸化膜１７を成長する
。次いで３０１程度の第１の窒化膜１８を成長する。次
いで通常のフォトリソグラフィー技術を利用し、レジス
ト（図示せず）をマスク層として、窒化膜１８、酸化膜
１７及び多結晶シリコン膜を選択的にエツチングし、ゲ
ート電極９を形成する。次いでレジストを除去する。次
いで通常のフォトリソグラフィー技術を利用し、レジス
ト（図示せず）、窒化膜１８と酸化膜１７を含むゲート
電極９及びフィールド酸化′膜６をマスク層として、硼
素をイオン注入してｐ型ソースドレイン領域３を形成す
る９次いでレジストを除去する。
成長する。次いで２０ｎｍ程度の酸化膜１７を成長する
。次いで３０１程度の第１の窒化膜１８を成長する。次
いで通常のフォトリソグラフィー技術を利用し、レジス
ト（図示せず）をマスク層として、窒化膜１８、酸化膜
１７及び多結晶シリコン膜を選択的にエツチングし、ゲ
ート電極９を形成する。次いでレジストを除去する。次
いで通常のフォトリソグラフィー技術を利用し、レジス
ト（図示せず）、窒化膜１８と酸化膜１７を含むゲート
電極９及びフィールド酸化′膜６をマスク層として、硼
素をイオン注入してｐ型ソースドレイン領域３を形成す
る９次いでレジストを除去する。
第４図（Ｃ）
次いで２５０止程度の化学気相成長酸化膜を成長する。
次いで化学気相成長酸化膜を周方性ドライエツチングし
、ゲート電極９の側壁に側壁酸化膜１０を形成する。（
オーバーエツチングによりゲート酸化膜８もエツチング
される。）次いで露出したシリコン基板１を１００止程
度エツチングする９第４図（ｄ） 次いで１００ ｎｍ程度の第２の窒化膜１９を成長する
。次いで窒化膜１９を異方性ドライエツチングし、露出
したシリコン基板１の側壁に窒化膜１９を形成する。（
窒化膜１８も同時にエツチングされる。）次いで再び露
出したシリコン基板１を４００止程度エツチングし、ト
レンチ４を形成する。
、ゲート電極９の側壁に側壁酸化膜１０を形成する。（
オーバーエツチングによりゲート酸化膜８もエツチング
される。）次いで露出したシリコン基板１を１００止程
度エツチングする９第４図（ｄ） 次いで１００ ｎｍ程度の第２の窒化膜１９を成長する
。次いで窒化膜１９を異方性ドライエツチングし、露出
したシリコン基板１の側壁に窒化膜１９を形成する。（
窒化膜１８も同時にエツチングされる。）次いで再び露
出したシリコン基板１を４００止程度エツチングし、ト
レンチ４を形成する。
第４図（ｅ）
次いで熱酸化し、１００止程度の酸化膜５を成長する９
次いでボイルした燐酸により、窒化膜１９をエツチング
除去する。次いでタングステンシリサイド膜を成長する
。次いで異方性ドライエツチングしてトレンチ４に埋め
込み、ソースドレイン領域となる埋め込みタングステン
シリサイド膜７を形成する９ 第１図 次いで通常の技法を適用することにより、不純物ブロッ
ク用酸化膜１１及び燐珪酸ガラス（ＰＳＧ）膜１２の成
長、高温熱処理による不純物拡散領域の活性化及び深さ
の制御、電極コンタクト窓の形成、Ａ１配線１３の形成
等をおこなってＰチャネルのＭＩＳ電界効果トランジス
タを完成する。
次いでボイルした燐酸により、窒化膜１９をエツチング
除去する。次いでタングステンシリサイド膜を成長する
。次いで異方性ドライエツチングしてトレンチ４に埋め
込み、ソースドレイン領域となる埋め込みタングステン
シリサイド膜７を形成する９ 第１図 次いで通常の技法を適用することにより、不純物ブロッ
ク用酸化膜１１及び燐珪酸ガラス（ＰＳＧ）膜１２の成
長、高温熱処理による不純物拡散領域の活性化及び深さ
の制御、電極コンタクト窓の形成、Ａ１配線１３の形成
等をおこなってＰチャネルのＭＩＳ電界効果トランジス
タを完成する。
以上実施例に示したように、本発明のＭＩＳ電界効果ト
ランジスタによれば、すべての構成領域をセルファライ
ンに形成でき、ゲート電極下の横方向拡散を微少に抑え
た浅い低濃度不純物領域を含むソースドレイン領域を形
成できるため、ゲート長を微細化できることによる高集
積化を、ゲート長を微細化でき、又比較的抵抗の高い高
濃度不純物領域を持たない低抵抗の導電膜によるソース
ドレイン領域を形成できるため、伝達コンダクタンスを
増大できること及び導電膜からなるソースドレイン領域
を絶縁膜上に形成できるため、ソースドレイン領域の容
量を低減できることによる高速化を、半導体基板に接す
る部分を低濃度の不純物領域のみとし、低濃度の不純物
領域に接する以外の導電膜を絶縁膜で囲んだソースドレ
イン領域を形成できることにより接合の耐圧を増大でき
ることによる高性能化を可能にすることができる。
ランジスタによれば、すべての構成領域をセルファライ
ンに形成でき、ゲート電極下の横方向拡散を微少に抑え
た浅い低濃度不純物領域を含むソースドレイン領域を形
成できるため、ゲート長を微細化できることによる高集
積化を、ゲート長を微細化でき、又比較的抵抗の高い高
濃度不純物領域を持たない低抵抗の導電膜によるソース
ドレイン領域を形成できるため、伝達コンダクタンスを
増大できること及び導電膜からなるソースドレイン領域
を絶縁膜上に形成できるため、ソースドレイン領域の容
量を低減できることによる高速化を、半導体基板に接す
る部分を低濃度の不純物領域のみとし、低濃度の不純物
領域に接する以外の導電膜を絶縁膜で囲んだソースドレ
イン領域を形成できることにより接合の耐圧を増大でき
ることによる高性能化を可能にすることができる。
なお上記実施例においては、ＰチャネルのＭＩＳ電界効
果トランジスタについて説明してきたが、側壁酸化膜直
下に形成する低濃度のｐ型ソースドレイン領域の替わり
に金属膜あるいは金属シリサイド膜との接触においてシ
ョットキーバリアを形成しない程度の高濃度のｎ十型の
ソースドレイン領域（１０２０ｃｍ−”程度以上のキャ
リア濃度を持つ）を形成すればＮチャネルのＭＩＳ電界
効果トランジスタにおいても本発明は使用できる。ただ
し低濃度のソースドレイン領域を形成できないため、接
合の高耐圧化はできない。
果トランジスタについて説明してきたが、側壁酸化膜直
下に形成する低濃度のｐ型ソースドレイン領域の替わり
に金属膜あるいは金属シリサイド膜との接触においてシ
ョットキーバリアを形成しない程度の高濃度のｎ十型の
ソースドレイン領域（１０２０ｃｍ−”程度以上のキャ
リア濃度を持つ）を形成すればＮチャネルのＭＩＳ電界
効果トランジスタにおいても本発明は使用できる。ただ
し低濃度のソースドレイン領域を形成できないため、接
合の高耐圧化はできない。
［発明の効果］
以上説明のように本発明によれば、ＭＩＳ電界効果トラ
ンジスタにおいて、ゲート電極下の横方向拡散を微少に
抑えた浅い低濃度不純物領域を含むソーストレイン領域
を形成できるため、ゲート長を微細化できることによる
高集積化を、ゲート長を微細化でき、ソースドレイン領
域を低抵抗の導電膜により形成できるため、伝達コンダ
クタンスを増大できること及び導電膜からなるソースド
レイン領域を絶縁膜上に形成できるため、ソーストレイ
ン領域の容量を低減できることによる高速化を、低濃度
不純物領域のみが半導体基板に接するソースドレイン領
域を形成できるため、接合耐圧を増大できることによる
高性能化を可能にすることができる９即ち高集積、高速
且つ高性能な半導体集積回路の形成を可能としたＭＩＳ
電界効果トランジスタを得ることができる。
ンジスタにおいて、ゲート電極下の横方向拡散を微少に
抑えた浅い低濃度不純物領域を含むソーストレイン領域
を形成できるため、ゲート長を微細化できることによる
高集積化を、ゲート長を微細化でき、ソースドレイン領
域を低抵抗の導電膜により形成できるため、伝達コンダ
クタンスを増大できること及び導電膜からなるソースド
レイン領域を絶縁膜上に形成できるため、ソーストレイ
ン領域の容量を低減できることによる高速化を、低濃度
不純物領域のみが半導体基板に接するソースドレイン領
域を形成できるため、接合耐圧を増大できることによる
高性能化を可能にすることができる９即ち高集積、高速
且つ高性能な半導体集積回路の形成を可能としたＭＩＳ
電界効果トランジスタを得ることができる。
第１図は本発明のＭＩＳ電界効果トランジスタにおける
第１の実施例の模式側断面図、第２図は本発明のＭＩＳ
電界効果トランジスタにおける第２の実施例の模式側断
面図、第３図は本発明のＭＩＳ電界効果トランジスタに
おける第３の実施例の模式側断面図、第４図（ａ）〜（
ｅ）は本発明のＭＩＳ電界効果トランジスタにおける製
造方法の一実施例の工程断面図、 第５図は従来のＭＩＳ電界効果トランジスタの模式側断
面図である。 図において、 １はｎ−型シリコン基板、 ２はｎ型チャネルストッパー領域、 ３はｐ型ソースドレイン領域、 ４はソースドレイン領域形成用のトレンチ、５は埋め込
み酸化膜、 ６はフィールド酸化膜、 ７は埋め込み導電膜、 ８はゲート酸化膜、 ９はゲート電極、 １０は側壁酸化膜、 １１は不純物ブロック用酸化膜、 １２は燐珪酸ガラス （ＰＳＧ）膜、 １３はＡ１配線、 １４はソースドレイン領域及び素子分離領域形成用トレ
ンチ、 １５はｎ−型再結晶シリコン基板、 １６はシリコン基板上の絶縁分離酸化膜を示す９
第１の実施例の模式側断面図、第２図は本発明のＭＩＳ
電界効果トランジスタにおける第２の実施例の模式側断
面図、第３図は本発明のＭＩＳ電界効果トランジスタに
おける第３の実施例の模式側断面図、第４図（ａ）〜（
ｅ）は本発明のＭＩＳ電界効果トランジスタにおける製
造方法の一実施例の工程断面図、 第５図は従来のＭＩＳ電界効果トランジスタの模式側断
面図である。 図において、 １はｎ−型シリコン基板、 ２はｎ型チャネルストッパー領域、 ３はｐ型ソースドレイン領域、 ４はソースドレイン領域形成用のトレンチ、５は埋め込
み酸化膜、 ６はフィールド酸化膜、 ７は埋め込み導電膜、 ８はゲート酸化膜、 ９はゲート電極、 １０は側壁酸化膜、 １１は不純物ブロック用酸化膜、 １２は燐珪酸ガラス （ＰＳＧ）膜、 １３はＡ１配線、 １４はソースドレイン領域及び素子分離領域形成用トレ
ンチ、 １５はｎ−型再結晶シリコン基板、 １６はシリコン基板上の絶縁分離酸化膜を示す９
Claims (2)
- （１）一導電型の半導体基板と、前記半導体基板上に設
けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けら
れたゲート電極と、前記ゲート電極の両端の前記半導体
基板に等距離の幅に設けられた反対導電型のソースドレ
イン領域と、前記ゲート電極の両端より外側に等距離離
れた前記半導体基板に設けられたトレンチと、前記トレ
ンチの側面の一部及び底面に設けられた絶縁膜と、前記
絶縁膜が設けられたトレンチを埋め込み、且つ前記ソー
スドレイン領域の側面に接した導電膜とを備えてなるこ
とを特徴とするＭＩＳ電界効果トランジスタ。 - （２）前記半導体基板が再結晶シリコン基板からなるこ
とを特徴とする特許請求の範囲第一項記載のＭＩＳ電界
効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20560290A JPH0491481A (ja) | 1990-08-02 | 1990-08-02 | Ｍｉｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20560290A JPH0491481A (ja) | 1990-08-02 | 1990-08-02 | Ｍｉｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491481A true JPH0491481A (ja) | 1992-03-24 |
Family
ID=16509590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20560290A Pending JPH0491481A (ja) | 1990-08-02 | 1990-08-02 | Ｍｉｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0491481A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226770B1 (ko) * | 1996-11-22 | 1999-10-15 | 김영환 | 반도체 소자의 제조방법 |
| FR2791179A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| JP2002151696A (ja) * | 2000-11-14 | 2002-05-24 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2013254793A (ja) * | 2012-06-05 | 2013-12-19 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-08-02 JP JP20560290A patent/JPH0491481A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226770B1 (ko) * | 1996-11-22 | 1999-10-15 | 김영환 | 반도체 소자의 제조방법 |
| FR2791179A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| WO2000057479A1 (fr) * | 1999-03-19 | 2000-09-28 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| JP2002151696A (ja) * | 2000-11-14 | 2002-05-24 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| JP2013254793A (ja) * | 2012-06-05 | 2013-12-19 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
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