JPS59175769A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS59175769A JPS59175769A JP5071983A JP5071983A JPS59175769A JP S59175769 A JPS59175769 A JP S59175769A JP 5071983 A JP5071983 A JP 5071983A JP 5071983 A JP5071983 A JP 5071983A JP S59175769 A JPS59175769 A JP S59175769A
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- polycrystalline silicon
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- oxide film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関する。
ＭＯ８型半導体装置において、素子の微細化は高集積化
、高速化にとって必要不可欠である。
、高速化にとって必要不可欠である。
ところで、従来、ＭＯＳトランノスタは次のような方法
により製造されている。
により製造されている。
まず、例えばｐ型半導体基板１に酸化膜分離法によりフ
ィールド酸化、嘆（素子分離領域）２を形成する。つづ
いて、フィールド酸化力か２で分離された基板１の島状
領域３にｐ型不純物をイオン注入して閾値（ＶＴＲ）の
制御を行なった後、熱酸化して島状領域３表面にケ°−
ト酸化胎となる熱酸化膜を形成する。
ィールド酸化、嘆（素子分離領域）２を形成する。つづ
いて、フィールド酸化力か２で分離された基板１の島状
領域３にｐ型不純物をイオン注入して閾値（ＶＴＲ）の
制御を行なった後、熱酸化して島状領域３表面にケ°−
ト酸化胎となる熱酸化膜を形成する。
次いで、全面にｒ−）電１極利料膜、例えばリンドープ
多結晶シリコン膜を堆積し、こｉ′１．ヲハターニング
してｒ−）電極４を形成した後、該ダート電極４をマス
クとして前記熱酸化膜を選択的にエツチング除去してダ
ートｆＷ化膜５を形成する。つづいて、ダート電極４及
びフィールド酸化膜２をマスクとしてｎ型不純物、例え
ば砒素を島状領域３に選択的にイオン注入し、活性化し
て層型のソース、ドレイン領域６．７を形成する。
多結晶シリコン膜を堆積し、こｉ′１．ヲハターニング
してｒ−）電極４を形成した後、該ダート電極４をマス
クとして前記熱酸化膜を選択的にエツチング除去してダ
ートｆＷ化膜５を形成する。つづいて、ダート電極４及
びフィールド酸化膜２をマスクとしてｎ型不純物、例え
ば砒素を島状領域３に選択的にイオン注入し、活性化し
て層型のソース、ドレイン領域６．７を形成する。
次いで、全面に５ｉ０２膜をＣＶＤ法によシ堆積し、こ
のＳ １０２膜８にフォトエツチング技術に−よりコン
タクトホール９・・・を開孔した後全面にＡｔ等の金属
膜を蒸着し、パターニングして前記ダート電極４、ソー
ス、ドレイン領域６，７とコンタクトホール９・・・を
介して接続したＡｔ取出し配線１０・・・（ダートの取
出し配線は図示せず）を形成してｎチャンネルＭＯ８）
ランジスタを製造する（第１図及び第２図図示）。
のＳ １０２膜８にフォトエツチング技術に−よりコン
タクトホール９・・・を開孔した後全面にＡｔ等の金属
膜を蒸着し、パターニングして前記ダート電極４、ソー
ス、ドレイン領域６，７とコンタクトホール９・・・を
介して接続したＡｔ取出し配線１０・・・（ダートの取
出し配線は図示せず）を形成してｎチャンネルＭＯ８）
ランジスタを製造する（第１図及び第２図図示）。
しかしながら、従来方法にあってはソース。
ドレインのコンタクトホール９，９をフォトエツチング
技術により開孔する際、それらコンタクトホール９，９
とフィールド酸化膜２及びケ“−ト電極４との間に余裕
をとる必要がある。
技術により開孔する際、それらコンタクトホール９，９
とフィールド酸化膜２及びケ“−ト電極４との間に余裕
をとる必要がある。
これは、フィールド酸化膜２にコンタクトホール９．９
がかかると、該酸化膜２の端部がエツチングされてＡｔ
取出し配線１０と基板１が短絡し、一方ダート電極４上
にコンタクトホール９゜９がかかると、Ａｊ取出し電極
１θとダート電極４が短絡するからである。したがって
、従来方法では合せ余裕゛をとる必要から高集積化には
自ずと限界があった。
がかかると、該酸化膜２の端部がエツチングされてＡｔ
取出し配線１０と基板１が短絡し、一方ダート電極４上
にコンタクトホール９゜９がかかると、Ａｊ取出し電極
１θとダート電極４が短絡するからである。したがって
、従来方法では合せ余裕゛をとる必要から高集積化には
自ずと限界があった。
また、従来方法ではケ°−ト電極４全マスクとしてソー
ス、ドレイン領域６，７をセルファラインで形成するた
め、実効チャンネル長Ｉ、ｐｆｆはダート電極４０幅ｔ
ｇで決まる。その結果、チャンネル長Ｌｅｆｆを短かく
して高速化を図ろうとすると、ダート電極４の幅ｔｇも
短くしなければならず、ケ゛−ト電極の抵抗（Ｒｇ＝ρ
、 ｘ ｗ／１ｇ ）が高くなる。したがって、グ〜ト
電極４の遅延が犬きくなシ、高速化の妨げとなる。
ス、ドレイン領域６，７をセルファラインで形成するた
め、実効チャンネル長Ｉ、ｐｆｆはダート電極４０幅ｔ
ｇで決まる。その結果、チャンネル長Ｌｅｆｆを短かく
して高速化を図ろうとすると、ダート電極４の幅ｔｇも
短くしなければならず、ケ゛−ト電極の抵抗（Ｒｇ＝ρ
、 ｘ ｗ／１ｇ ）が高くなる。したがって、グ〜ト
電極４の遅延が犬きくなシ、高速化の妨げとなる。
更に、従来方法にあってはしきい値制御のためのチャン
ネルイオン注入を島状領域全体に行なっているので、ド
レイン−基板間の容量が大きくなり、高速化の妨げとな
っていた。
ネルイオン注入を島状領域全体に行なっているので、ド
レイン−基板間の容量が大きくなり、高速化の妨げとな
っていた。
本発明は高集積化と高速化を達成したＭＯ８型半導体装
置、並びにかかる半導体装置を簡単に製造し得る方法′
を提供しようとするものである。
置、並びにかかる半導体装置を簡単に製造し得る方法′
を提供しようとするものである。
本願第１の発明は素子分離領域で分離された島状領域を
有する第１導電型の半導体基板と、この島状領域に互に
電気的に分離して設けられ、かつ該島状領域の基板表面
に直接接触し一部が前記素子分離領域上に延在する２つ
の第２導電型不純物含有多結晶シリコンパターンからの
拡散により形成された第２導電型のソース、トレイン領
域と、前記各多結晶ソリコンパターンの周囲に形成され
た厚い酸化膜と、前記各多結晶シリコン・やターン間の
凹部の基板表面に形成されたダート絶縁膜と、このダー
ト絶縁膜上に設けられ前記各多結晶シリコン・やターン
に対して前記厚い酸化膜で絶縁されたダート電極とを具
備したことを特徴とする。
有する第１導電型の半導体基板と、この島状領域に互に
電気的に分離して設けられ、かつ該島状領域の基板表面
に直接接触し一部が前記素子分離領域上に延在する２つ
の第２導電型不純物含有多結晶シリコンパターンからの
拡散により形成された第２導電型のソース、トレイン領
域と、前記各多結晶ソリコンパターンの周囲に形成され
た厚い酸化膜と、前記各多結晶シリコン・やターン間の
凹部の基板表面に形成されたダート絶縁膜と、このダー
ト絶縁膜上に設けられ前記各多結晶シリコン・やターン
に対して前記厚い酸化膜で絶縁されたダート電極とを具
備したことを特徴とする。
本発明の半導体装置によればソース、ドレイン領域を取
出し配線となる多結晶シリコンパターンに対してダート
電極が該パターン周囲の厚い酸化膜で絶縁された状態て
セルフアンインに設けられているため、従来法のような
コンタクトホールの余裕をとる必要がなく、素子の高集
積化を図ることができる。また、ソース１．ドレイン領
域は第２導電型不純物含有多結晶シリコンパターンから
の拡散により形成され、それら領域間（チャンネル領域
）の長’ｇＬｅｆｆはダート電極に依存せず、その拡散
状態により制御される。その結果、チャンネル長Ｌｅｆ
ｆｆ：矧かくして高速化を図る場合、それに伴なってダ
ート電極の幅が狭くならず、ゲート電・極の抵抗増大（
遅延化）を招くことなく、十分に高速化を達成できる。
出し配線となる多結晶シリコンパターンに対してダート
電極が該パターン周囲の厚い酸化膜で絶縁された状態て
セルフアンインに設けられているため、従来法のような
コンタクトホールの余裕をとる必要がなく、素子の高集
積化を図ることができる。また、ソース１．ドレイン領
域は第２導電型不純物含有多結晶シリコンパターンから
の拡散により形成され、それら領域間（チャンネル領域
）の長’ｇＬｅｆｆはダート電極に依存せず、その拡散
状態により制御される。その結果、チャンネル長Ｌｅｆ
ｆｆ：矧かくして高速化を図る場合、それに伴なってダ
ート電極の幅が狭くならず、ゲート電・極の抵抗増大（
遅延化）を招くことなく、十分に高速化を達成できる。
脣た、本願第２の発明は第１導電型の半導体基板に素子
分離領域を形成して該基板に島状領域を形成する工程と
、全面に第２導亀型不純物を含有する多結晶シリコン膜
を形成する工程と、この多結晶シリコン膜をパターニン
グＬ−ｔｌ−”−ト電極形成予定部で互に分離され、他
端が前記素子分離領域上に延在した２つの多結晶シリコ
ンパターンを形成する工程と、これら多結晶シリコンパ
ターン間の凹部に耐酸化性・母ターンを形成する工程と
、この耐酸化性パターンをマスクとして熱酸化処理を施
して前記各多結晶シリコン・Ｐターンの周囲に厚い酸化
膜を形成すると共に、各多結晶シリコンパターン中の第
２導電型不純物を島状領域に拡散させて互に電気的に分
離されまた第２導電型のソース、ドレイン領域を形成す
る工程と、前記多結晶シリコンパターン間の凹部の基板
表面にケ９−ト絶縁膜を形成する工程と、このケ゛−ト
絶縁膜上に前記多結晶シリコンパターンに対して前記厚
い酸化膜で絶縁されだケ゛ ） ’ｉ［Ｌ極とを具備し
たことを特徴とするものである。
分離領域を形成して該基板に島状領域を形成する工程と
、全面に第２導亀型不純物を含有する多結晶シリコン膜
を形成する工程と、この多結晶シリコン膜をパターニン
グＬ−ｔｌ−”−ト電極形成予定部で互に分離され、他
端が前記素子分離領域上に延在した２つの多結晶シリコ
ンパターンを形成する工程と、これら多結晶シリコンパ
ターン間の凹部に耐酸化性・母ターンを形成する工程と
、この耐酸化性パターンをマスクとして熱酸化処理を施
して前記各多結晶シリコン・Ｐターンの周囲に厚い酸化
膜を形成すると共に、各多結晶シリコンパターン中の第
２導電型不純物を島状領域に拡散させて互に電気的に分
離されまた第２導電型のソース、ドレイン領域を形成す
る工程と、前記多結晶シリコンパターン間の凹部の基板
表面にケ９−ト絶縁膜を形成する工程と、このケ゛−ト
絶縁膜上に前記多結晶シリコンパターンに対して前記厚
い酸化膜で絶縁されだケ゛ ） ’ｉ［Ｌ極とを具備し
たことを特徴とするものである。
本発明の方法ＶこよｆＬば前述した高集積化と高速化を
達成した半導体装置を簡単に得ることができる。
達成した半導体装置を簡単に得ることができる。
一次に、本発明をｎチャンネルＩＩ／［０８トランゾス
タに適用した例について製造方法を併記して説明する＠ （ｉ） まず、ｐ型シリコン基板１１に選択酸化技術
によりフィールド酸化膜（素子分離仝ツ域）１２を形成
し、このフィールド酸化膜１２で分離された島状領域１
３を形成した。つづいて、全面に砒素を含むｎ型各結晶
シリコン膜を堆積し、この多結晶シリコン膜上に写真蝕
刻法によシグート電極予定部が開口されたレジスト・セ
ターン１４を形成した後、該レジストパターン１４をマ
スクとしてｎ型多結晶シリコン１漠金例えは反応性イオ
ンエツチング（ＲＩＥ ）によシ選択的に除去した。そ
の結果、ゲート巾゛極予定部で互に分離され他端が前記
フィールド酸化膜１２上に延在した２つのｎ型多結晶シ
リコン・七ターン１５１，１５２が形成された。ひきつ
づき、レジストパターン１４をマスクとしてｎ型多結晶
シリコンパターン１５．．１５２間の四相５１６から露
出する基板１１部分にｐ型不純物、例えばボロンをイオ
ン注入してしきい値制御を行なった（第３図（ａン図示
）。
タに適用した例について製造方法を併記して説明する＠ （ｉ） まず、ｐ型シリコン基板１１に選択酸化技術
によりフィールド酸化膜（素子分離仝ツ域）１２を形成
し、このフィールド酸化膜１２で分離された島状領域１
３を形成した。つづいて、全面に砒素を含むｎ型各結晶
シリコン膜を堆積し、この多結晶シリコン膜上に写真蝕
刻法によシグート電極予定部が開口されたレジスト・セ
ターン１４を形成した後、該レジストパターン１４をマ
スクとしてｎ型多結晶シリコン１漠金例えは反応性イオ
ンエツチング（ＲＩＥ ）によシ選択的に除去した。そ
の結果、ゲート巾゛極予定部で互に分離され他端が前記
フィールド酸化膜１２上に延在した２つのｎ型多結晶シ
リコン・七ターン１５１，１５２が形成された。ひきつ
づき、レジストパターン１４をマスクとしてｎ型多結晶
シリコンパターン１５．．１５２間の四相５１６から露
出する基板１１部分にｐ型不純物、例えばボロンをイオ
ン注入してしきい値制御を行なった（第３図（ａン図示
）。
（１１） 次いで、レジストパターン１４を除去した
後、全面にシリコン窒化膜１７を堆積し、更にレノスト
膜１８を塗布した。この農未凹部１６がレジスト泌六ｓ
ヰ膜１８で充分に埋まシ凹部ｌ≦′を含む周辺のｎ型多
結晶シリコンパターン１５１ ＋ １５２上のレジスト
膜１８の表面が平坦となった（第３図（ｂ）図示）。つ
づいて、レジスト膜１８をエッチバ、りして四部１６内
にレジスト膜１８’を残存させた（第３図（ｃ）図示）
。
後、全面にシリコン窒化膜１７を堆積し、更にレノスト
膜１８を塗布した。この農未凹部１６がレジスト泌六ｓ
ヰ膜１８で充分に埋まシ凹部ｌ≦′を含む周辺のｎ型多
結晶シリコンパターン１５１ ＋ １５２上のレジスト
膜１８の表面が平坦となった（第３図（ｂ）図示）。つ
づいて、レジスト膜１８をエッチバ、りして四部１６内
にレジスト膜１８’を残存させた（第３図（ｃ）図示）
。
Ｇｉ：＋ 次いで、残存レノスト膜をマスクとして露
出したシリコン窒化膜１７をエツチング除去して凹部１
６の底面刊近にシリコン窒化膜１７′葡残存させた。つ
づいて、この残存シリコン窒化膜を耐酸化性マスクとし
て熱酸化処理を施した。この時、第３図（ｄ）に示す如
くｎ型多結晶シリコンパターン１５１．１５２の周囲に
厚い酸化膜１９１ 、 Ｉ ９２が夫々成長された。同
時に、島状領域１３の基板１１表面と＠接接触したｎ型
多結晶シリコンノＲターン１５１，１５２から砒素が島
状領域に拡散されて互に電気的に分離された計型のソー
ス、ドレイン領域２０．２１が形成された。
出したシリコン窒化膜１７をエツチング除去して凹部１
６の底面刊近にシリコン窒化膜１７′葡残存させた。つ
づいて、この残存シリコン窒化膜を耐酸化性マスクとし
て熱酸化処理を施した。この時、第３図（ｄ）に示す如
くｎ型多結晶シリコンパターン１５１．１５２の周囲に
厚い酸化膜１９１ 、 Ｉ ９２が夫々成長された。同
時に、島状領域１３の基板１１表面と＠接接触したｎ型
多結晶シリコンノＲターン１５１，１５２から砒素が島
状領域に拡散されて互に電気的に分離された計型のソー
ス、ドレイン領域２０．２１が形成された。
Ｉｌψ 次いで、残存シリコン蟹化膜１７′を除去した
後、再度、熱酸化処理を施して四部１６から露出した基
゛板１１表面に酸化膜２２金成長させた（第３図（ｅ）
図示）。つづいて、ＲＩＥにより基板１１表面の酸化膜
２２をエツチング除去した。この時、ｎ型多結晶シリコ
ンパターン１５１゜１５２上の厚い酸化膜１９１．１４
７２の一部もエツチングされた。ひきつづき、再Ｋ、熱
酸化処理を施して凹部１６から露出した基板１１表面に
ダート酸化膜２３を成長させた（第３図（ｆ）図示）。
後、再度、熱酸化処理を施して四部１６から露出した基
゛板１１表面に酸化膜２２金成長させた（第３図（ｅ）
図示）。つづいて、ＲＩＥにより基板１１表面の酸化膜
２２をエツチング除去した。この時、ｎ型多結晶シリコ
ンパターン１５１゜１５２上の厚い酸化膜１９１．１４
７２の一部もエツチングされた。ひきつづき、再Ｋ、熱
酸化処理を施して凹部１６から露出した基板１１表面に
ダート酸化膜２３を成長させた（第３図（ｆ）図示）。
（） 次いで、全面にダート電極材料膜としてのリンド
ーグ多結晶シリコン膜を形成し、これをパターニングし
てダート酸化膜２３上に前記ｎ型多結晶シリコンノセタ
ーン” ｌ＋ １５２に対シて厚い酸化膜’ ９１ ＋
１９２で絶縁されたダート電極２４を形成した（第３
図（ｇ）図示）。つづいて、全面に５ｉ０２膜２５ｆ：
堆積した後、フィールド酸化腋ノ２上に延在したｎ型多
結晶シリコンパターン１５１，１５２及びダート１極２
４に対応する５ｉ０２膜２５及び厚い酸化膜１９． 、
１９２部分にフメトエッチング技術によシコンタクトホ
ール２６・・・全形成した。ひきつづき、全面にｋｔ膜
を蒸着し、これｆ、パターニングして前記ｎ型多結晶シ
リコン・ぐターンｌ ５． 、１５２及びケ゛−トａ極
２４とコンタクトホール２６・・・を介して接続したｋ
Ａ取出し配線（ｒ−トの取出し配絣は図示せず）２７・
・・全形成してｎチャンネルＭＯ８）ランジスタ全製造
した（第３図（ｈ）及び第４図図示）。
ーグ多結晶シリコン膜を形成し、これをパターニングし
てダート酸化膜２３上に前記ｎ型多結晶シリコンノセタ
ーン” ｌ＋ １５２に対シて厚い酸化膜’ ９１ ＋
１９２で絶縁されたダート電極２４を形成した（第３
図（ｇ）図示）。つづいて、全面に５ｉ０２膜２５ｆ：
堆積した後、フィールド酸化腋ノ２上に延在したｎ型多
結晶シリコンパターン１５１，１５２及びダート１極２
４に対応する５ｉ０２膜２５及び厚い酸化膜１９． 、
１９２部分にフメトエッチング技術によシコンタクトホ
ール２６・・・全形成した。ひきつづき、全面にｋｔ膜
を蒸着し、これｆ、パターニングして前記ｎ型多結晶シ
リコン・ぐターンｌ ５． 、１５２及びケ゛−トａ極
２４とコンタクトホール２６・・・を介して接続したｋ
Ａ取出し配線（ｒ−トの取出し配絣は図示せず）２７・
・・全形成してｎチャンネルＭＯ８）ランジスタ全製造
した（第３図（ｈ）及び第４図図示）。
なお、第４図は第３図（ｈ）の平面図である。
本発明に係るＭＯＳ ）ランジスタは第３図（ｈ）及び
第４図に示す如くフィールド酸化膜１２で分１１７＋１
されたｐ型シリコン基板１１の島状領域１３Ｋ、互に霜
、気的に分離され、ｎ型多結晶シリコンパターン７５．
、 Ｚ ５２からの拡散により形成されたｎ型ンース
、ドレイン領域２０．２１會設け、かつ前記ｎ型多結晶
シリコンパターン１５１゜１５２間の四部１６底而の基
板１１表面にダート酸化膜２３を設けると共に、このデ
ート酸化膜２３上にｒ−ト電極２４を前記ｎ型多結晶シ
リコンパターンＪ ５１ 、７５２に対してその周囲の
厚い酸化膜１９１ 、 Ｉ ９２で絶縁された状頭で設
け／と構造になっている。
第４図に示す如くフィールド酸化膜１２で分１１７＋１
されたｐ型シリコン基板１１の島状領域１３Ｋ、互に霜
、気的に分離され、ｎ型多結晶シリコンパターン７５．
、 Ｚ ５２からの拡散により形成されたｎ型ンース
、ドレイン領域２０．２１會設け、かつ前記ｎ型多結晶
シリコンパターン１５１゜１５２間の四部１６底而の基
板１１表面にダート酸化膜２３を設けると共に、このデ
ート酸化膜２３上にｒ−ト電極２４を前記ｎ型多結晶シ
リコンパターンＪ ５１ 、７５２に対してその周囲の
厚い酸化膜１９１ 、 Ｉ ９２で絶縁された状頭で設
け／と構造になっている。
しかして、本発明によればダート電極２４とソース、ド
レイン領域２０．２１がセルファラインで形成され、か
つソース、ドレイン領域のコンタクトがｎ型多結晶シリ
コンパターン１５し１５２で引き出されているだめ、従
来の如くコンタクトホールの形成に際しての合せ余裕勿
とる必要がない。したがって、高集積朋のＭＯＳ トラ
ンジスタを得ることが可能となる。また、ｎ型のソース
、ドレイン領域２０．２１はｎ型＄結晶シリコンノ母タ
ーン１５１．１５２からの拡散により形成され、それら
領域２０．２１間（チャンネル憔域）の長さＬｅｆｆは
ダート電極２４０幅に欧存せず、その拡散度合によｐ制
御される。ＪＣの結果、チャンネル長Ｌｅｆ ｆを短か
くして高速化を図る場合、そのＬｅｆｆＯ燈縮化に伴な
ってケ“−ト電極２４の幅が狭くなＬ：）ないだめ、ダ
ート電極２４の抵抗増大（遅延）′ｆＩ：招くことなく
、十分に高速化できる。更に、本発明はケ８−ト電極に
慎件ぜずにソース、ドレイン領域２ｒ）ｙ２１ｋ ｙ＆
ダート’［１１極に対してセル７アラインで形成できる
ため、ケ゛−ト市、極をリンドーゾ多結晶シリコンに限
らず、Ａｔ、 ＡＡ−Ｓｔ等の金属で形成でき、より高
速化が可能なＭＯＳ ）ランジスタをイｕることができ
る。
レイン領域２０．２１がセルファラインで形成され、か
つソース、ドレイン領域のコンタクトがｎ型多結晶シリ
コンパターン１５し１５２で引き出されているだめ、従
来の如くコンタクトホールの形成に際しての合せ余裕勿
とる必要がない。したがって、高集積朋のＭＯＳ トラ
ンジスタを得ることが可能となる。また、ｎ型のソース
、ドレイン領域２０．２１はｎ型＄結晶シリコンノ母タ
ーン１５１．１５２からの拡散により形成され、それら
領域２０．２１間（チャンネル憔域）の長さＬｅｆｆは
ダート電極２４０幅に欧存せず、その拡散度合によｐ制
御される。ＪＣの結果、チャンネル長Ｌｅｆ ｆを短か
くして高速化を図る場合、そのＬｅｆｆＯ燈縮化に伴な
ってケ“−ト電極２４の幅が狭くなＬ：）ないだめ、ダ
ート電極２４の抵抗増大（遅延）′ｆＩ：招くことなく
、十分に高速化できる。更に、本発明はケ８−ト電極に
慎件ぜずにソース、ドレイン領域２ｒ）ｙ２１ｋ ｙ＆
ダート’［１１極に対してセル７アラインで形成できる
ため、ケ゛−ト市、極をリンドーゾ多結晶シリコンに限
らず、Ａｔ、 ＡＡ−Ｓｔ等の金属で形成でき、より高
速化が可能なＭＯＳ ）ランジスタをイｕることができ
る。
本発明方法Ｖこよれはケ゛−ト領域に残存シリコン屋化
ＩＪ１７．７７’を形成し、これを耐酸化性マスクとし
てｎ型多結晶シリコンノＲターフ１５．．１５２ケ熱酸
化するため、該ｎ型多結晶シリ“コンパターン１５１
、 Ｉ ５２の周囲に十分犀い酸化膜１９１゜ノ９２を
成長できる。その結果、ｎ型多結晶シリコンパターン１
５１．１５２間の凹部１６底面にダート酸化膜２３を形
成した後、この上にゲートｔｖＬ物２４を形成すること
により、該ダート電極２４をｎ型多結晶シリコンパター
ン１５１＊ １５２に対して厚い酸化膜１９１＋ １９
２で十分に絶縁できる。したがって、ゲート−ドレイン
１８］、グートーンース間の耐圧が良好なＭＯＳトラン
ジスタを製造できる。
ＩＪ１７．７７’を形成し、これを耐酸化性マスクとし
てｎ型多結晶シリコンノＲターフ１５．．１５２ケ熱酸
化するため、該ｎ型多結晶シリ“コンパターン１５１
、 Ｉ ５２の周囲に十分犀い酸化膜１９１゜ノ９２を
成長できる。その結果、ｎ型多結晶シリコンパターン１
５１．１５２間の凹部１６底面にダート酸化膜２３を形
成した後、この上にゲートｔｖＬ物２４を形成すること
により、該ダート電極２４をｎ型多結晶シリコンパター
ン１５１＊ １５２に対して厚い酸化膜１９１＋ １９
２で十分に絶縁できる。したがって、ゲート−ドレイン
１８］、グートーンース間の耐圧が良好なＭＯＳトラン
ジスタを製造できる。
捷だ、第３図（ａ）に示す如く、ｎ２型多結晶シリコン
膜のエツチングマスクとして用いたレジストツクターン
１４をオリ用して閾値゛制御用のボロンのイオン注入を
行なえば、ケ゛−ト電極２４に対してセルファラインで
チャンネルイオン注入を行なうことができ、ひいてはド
レイン−基板間の荏閉・を小さくでき、高速化を図るこ
とができる。
膜のエツチングマスクとして用いたレジストツクターン
１４をオリ用して閾値゛制御用のボロンのイオン注入を
行なえば、ケ゛−ト電極２４に対してセルファラインで
チャンネルイオン注入を行なうことができ、ひいてはド
レイン−基板間の荏閉・を小さくでき、高速化を図るこ
とができる。
なお、上記実施例では制酸化性パターンとしての残件シ
リコン窒化膜をエッチバックにより凹部に残存させたレ
ノスト膜をマスクとして露出したシリコン窒化膜をエツ
チングすることにより形成したが、これに限定されない
。例えば、第５図（ａ）に示す如くｎ型多結晶シリコン
パターン１５．．１５２を形成した後、それらの間の凹
部１６が十分に埋まるようにシリコン窒化膜１７を堆積
した後、このシリコン窒化’ＩＩＩ Ｊ ｙ −２ｘッ
チバックして四部１６内にシリコン窒化膜１７′を残存
させ、この残存シリコン窒化膜Ｊ ７’を耐酸化性マス
クとして熱酸化を行ない第５図（ｂ）図示の如くｎ型多
結晶シリコンパターン１５１．１５２周囲に厚い酸化膜
１９１ ＋ １９２を形成すると共に、基板１ノにソー
ス、ドレイン領域２０．２１ｆ形成してもよい。
リコン窒化膜をエッチバックにより凹部に残存させたレ
ノスト膜をマスクとして露出したシリコン窒化膜をエツ
チングすることにより形成したが、これに限定されない
。例えば、第５図（ａ）に示す如くｎ型多結晶シリコン
パターン１５．．１５２を形成した後、それらの間の凹
部１６が十分に埋まるようにシリコン窒化膜１７を堆積
した後、このシリコン窒化’ＩＩＩ Ｊ ｙ −２ｘッ
チバックして四部１６内にシリコン窒化膜１７′を残存
させ、この残存シリコン窒化膜Ｊ ７’を耐酸化性マス
クとして熱酸化を行ない第５図（ｂ）図示の如くｎ型多
結晶シリコンパターン１５１．１５２周囲に厚い酸化膜
１９１ ＋ １９２を形成すると共に、基板１ノにソー
ス、ドレイン領域２０．２１ｆ形成してもよい。
上記実施例ではｎ型多結晶シリコンパターンのみを拡散
源としてソース、ドレイン領域全形成したが、これに限
定されない。例えば第６図（ａ）に示す如く長いゲート
甫１極予定部で分離されたｎ型多結晶シリコンパーン１
５．．１５２間の凹部１６に、レジストパターン２８を
酸化膜２９を介して前記多結晶シリコンパターン１５□
。
源としてソース、ドレイン領域全形成したが、これに限
定されない。例えば第６図（ａ）に示す如く長いゲート
甫１極予定部で分離されたｎ型多結晶シリコンパーン１
５．．１５２間の凹部１６に、レジストパターン２８を
酸化膜２９を介して前記多結晶シリコンパターン１５□
。
１５２の対向側壁と所望距離あけて形成した後、これら
ｎ型多結晶シリコンパターン１５１＋１５２とレジス）
ノ９ターン２８から露出する基板・１１部分にｎ型不
純物ケイオン注入する。昏し）前記レノス） ｉ＋ター
ン２８は全ての島状領域１３に形成せず、チャネル長を
短くすべさ領域の与に設け、他の島状領域の四部にはレ
ジスト膜を覆ってｎ型不純物がイオン注入さルないよう
にする。つづいて、レジストパターン２８を除去し、多
結晶シリコンパター ン１５１．１５２ 間（Ｄ四部に
シリコン窒化膜（図示せず・）全形成°した後、熱酸化
を施す。これにより第６図（ｂ）に示す如く所定の島状
領域１３にはｎｍ多結晶シリコンノ４ターフ１５１，１
５２からの拡散とイオン注入きれたｎ型不純物の活性化
にょシ互の距離が短かいンース、ドレイン領域２０．２
１が形成される。
ｎ型多結晶シリコンパターン１５１＋１５２とレジス）
ノ９ターン２８から露出する基板・１１部分にｎ型不
純物ケイオン注入する。昏し）前記レノス） ｉ＋ター
ン２８は全ての島状領域１３に形成せず、チャネル長を
短くすべさ領域の与に設け、他の島状領域の四部にはレ
ジスト膜を覆ってｎ型不純物がイオン注入さルないよう
にする。つづいて、レジストパターン２８を除去し、多
結晶シリコンパター ン１５１．１５２ 間（Ｄ四部に
シリコン窒化膜（図示せず・）全形成°した後、熱酸化
を施す。これにより第６図（ｂ）に示す如く所定の島状
領域１３にはｎｍ多結晶シリコンノ４ターフ１５１，１
５２からの拡散とイオン注入きれたｎ型不純物の活性化
にょシ互の距離が短かいンース、ドレイン領域２０．２
１が形成される。
つまシ、第６図（ｂ）に示すチャンネル長の短かいＭＯ
Ｓ ） ランノスタ、ｎ型多結晶シリコンパターンの拡
散のみによシソース、ドレイン領域を形成したチャンネ
ル長の長いＭＯＳ）ランノスタ奮同−基板内に集積化で
きる。
Ｓ ） ランノスタ、ｎ型多結晶シリコンパターンの拡
散のみによシソース、ドレイン領域を形成したチャンネ
ル長の長いＭＯＳ）ランノスタ奮同−基板内に集積化で
きる。
また、本発明はｎチャンネルＭＯＳ ）ランジスタに限
らず、ｐチャンネルＭＯ８）ランノスタにも同様に摘出
でさるり 〔発明の効果〕 以上詳述した如く、本発明によれば高集積化と高速化を
達成したＭＯ８型半導体装置、並びにかかる半導体装置
″ｆ：簡便に製造し得る方法を提供できる。
らず、ｐチャンネルＭＯ８）ランノスタにも同様に摘出
でさるり 〔発明の効果〕 以上詳述した如く、本発明によれば高集積化と高速化を
達成したＭＯ８型半導体装置、並びにかかる半導体装置
″ｆ：簡便に製造し得る方法を提供できる。
第１図は従来のｎチャンネルＭＯ８）ランゾスタを示す
平面図、第２図は第１図の■−■轟に沿う断面図、第３
ン１（ａ）〜（ｈ）は本発明の実施例におけるｎチャン
ネルＩＶ１１ＯＳトランジスタの製造工程全示す回＋ｆ
ｕ図、第４図は第３図（ｈ）の平面図、第５図（ａ）
、 （ｂ）、第６図（ａｌｌ 、 （ｂ） ｕ夫々本発
明の他の実施例におけるＭＯＳ ）ランジスタの途中工
程を示す断面図である。 １１・・・ｐ ７Ｗシリコン基板、１２・・・フィール
ド酸化膜、１３・・・島状領域、１５１ 、 ｌ ５２
・・・ｎ型多結晶ンリコン・セターン、１６・・・凹ｍ
、’ １７’・・・残存シリコン窒化膜、１９１，１
９２・・・厚い酸化膜、２０・・・ソース領域、２１・
・・ドレイン領域、２３・・・ダート酸化膜、２４・・
・ダート電極、２６・・・コンタクトホール、２７・・
・Ａｔ取出し配線、２８・・・レノストパターン。 出ＩＦＨ人代理人 弁理士 鈴 江 武 彦１１１
図 ９３ Ｈ 第４１図
平面図、第２図は第１図の■−■轟に沿う断面図、第３
ン１（ａ）〜（ｈ）は本発明の実施例におけるｎチャン
ネルＩＶ１１ＯＳトランジスタの製造工程全示す回＋ｆ
ｕ図、第４図は第３図（ｈ）の平面図、第５図（ａ）
、 （ｂ）、第６図（ａｌｌ 、 （ｂ） ｕ夫々本発
明の他の実施例におけるＭＯＳ ）ランジスタの途中工
程を示す断面図である。 １１・・・ｐ ７Ｗシリコン基板、１２・・・フィール
ド酸化膜、１３・・・島状領域、１５１ 、 ｌ ５２
・・・ｎ型多結晶ンリコン・セターン、１６・・・凹ｍ
、’ １７’・・・残存シリコン窒化膜、１９１，１
９２・・・厚い酸化膜、２０・・・ソース領域、２１・
・・ドレイン領域、２３・・・ダート酸化膜、２４・・
・ダート電極、２６・・・コンタクトホール、２７・・
・Ａｔ取出し配線、２８・・・レノストパターン。 出ＩＦＨ人代理人 弁理士 鈴 江 武 彦１１１
図 ９３ Ｈ 第４１図
Claims (6)
- （１） 素子分離領域で分離された島状領域を有する
第１導電型の半導体基板と、この基板の島状領域に互に
電気的に分離して設けられ、かつ該島状領域の基板表面
に直接接触し一部が前記素子分離領域上に延在する２つ
の第２導電１型不純物合有多結晶シリコン・やターンか
らの拡散によ多形成された第２導電型のソース、ドレイ
ン領域と、前記各多結晶シリコンパターンの周囲に形成
された厚い酸化膜と、前記各多結晶シリコン／４’ター
ン間の凹部の基板表面に形成されたｒ−）絶縁膜と、こ
のダート絶縁膜上に般けられ前記各多結晶シリコンパタ
ーンに対して前記厚い酸化膜で絶縁されたダート電極と
を具備したことを特徴とする半導体装置。 - （２） ダート電極が不純物含有多結晶シリコンから
なることを特徴とする特許請求の範囲第１項記載の半導
体装置。 - （３）ダート電極が金属からなることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - （４）第１導電型の半導体基板に素子分離領域を形成し
て該基板に島状領域を形成する工程と、全面に第２導電
型不純物を含有する多結晶シリコン膜を形成する工程上
、この多結晶シリコン［ヲパターニングしてダート電極
形成予定部で互に分離され、他端が前記素子分離領域上
に延在した２つの多結晶シリコン・母ターンを形成する
工程と、これら多結晶シリコン・ぐターン間の凹部に耐
酸化性）４ターンを形成する工程と、この耐酸化性パタ
ーンをマスクとして熱酸化処理を施して前記各多結晶シ
リコンパターンの周囲に厚い酸化膜を形成すると共に、
各多結晶シリコンパターン中の第２導電型不純物を島状
領域に拡散させて互に電気的に分離された第２導電型の
ソース、ドレイン領域を形成する工程と、前記多結晶シ
リコンパターン間の凹部の基板表面にダート絶縁膜を形
成する工程と、このダ−ト絶縁股上に前記各多結晶シリ
コンパターンに対して前記厚い酸化膜で絶縁されたダー
ト電極を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。 - （５） 多結晶シリコンパターン間の凹部に耐酸化性
パターンを形成する前に、該凹部にマスク材ヲ冬結晶シ
リコンパターンの対向する側面との間の所望の隙間が生
じるように形成し、多結晶シリコンパターンとマスク材
を用いて第２導電型不純物を第１導電型の半導体基板に
選択的にイオン注入することを特徴とする特許請求の範
囲第４項記載の半導体装置の製造方法。 - （６）多結晶シリコン・ぐターン間の凹部に耐酸化性／
ｅターンを形成する前に、該多結晶シリコンパターンを
マスクとしてしきい値制御用のチャンネルイオン注入を
行なうことを特徴とする特許請求の範囲第４項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071983A JPS59175769A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5071983A JPS59175769A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59175769A true JPS59175769A (ja) | 1984-10-04 |
Family
ID=12866683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5071983A Pending JPS59175769A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
-
1983
- 1983-03-26 JP JP5071983A patent/JPS59175769A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
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