JPS59175769A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS59175769A JPS59175769A JP5071983A JP5071983A JPS59175769A JP S59175769 A JPS59175769 A JP S59175769A JP 5071983 A JP5071983 A JP 5071983A JP 5071983 A JP5071983 A JP 5071983A JP S59175769 A JPS59175769 A JP S59175769A
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- polycrystalline silicon
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- oxide film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関する。
MO8型半導体装置において、素子の微細化は高集積化
、高速化にとって必要不可欠である。
、高速化にとって必要不可欠である。
ところで、従来、MOSトランノスタは次のような方法
により製造されている。
により製造されている。
まず、例えばp型半導体基板1に酸化膜分離法によりフ
ィールド酸化、嘆(素子分離領域)2を形成する。つづ
いて、フィールド酸化力か2で分離された基板1の島状
領域3にp型不純物をイオン注入して閾値(VTR)の
制御を行なった後、熱酸化して島状領域3表面にケ°−
ト酸化胎となる熱酸化膜を形成する。
ィールド酸化、嘆(素子分離領域)2を形成する。つづ
いて、フィールド酸化力か2で分離された基板1の島状
領域3にp型不純物をイオン注入して閾値(VTR)の
制御を行なった後、熱酸化して島状領域3表面にケ°−
ト酸化胎となる熱酸化膜を形成する。
次いで、全面にr−)電1極利料膜、例えばリンドープ
多結晶シリコン膜を堆積し、こi′1.ヲハターニング
してr−)電極4を形成した後、該ダート電極4をマス
クとして前記熱酸化膜を選択的にエツチング除去してダ
ートfW化膜5を形成する。つづいて、ダート電極4及
びフィールド酸化膜2をマスクとしてn型不純物、例え
ば砒素を島状領域3に選択的にイオン注入し、活性化し
て層型のソース、ドレイン領域6.7を形成する。
多結晶シリコン膜を堆積し、こi′1.ヲハターニング
してr−)電極4を形成した後、該ダート電極4をマス
クとして前記熱酸化膜を選択的にエツチング除去してダ
ートfW化膜5を形成する。つづいて、ダート電極4及
びフィールド酸化膜2をマスクとしてn型不純物、例え
ば砒素を島状領域3に選択的にイオン注入し、活性化し
て層型のソース、ドレイン領域6.7を形成する。
次いで、全面に5i02膜をCVD法によシ堆積し、こ
のS 102膜8にフォトエツチング技術に−よりコン
タクトホール9・・・を開孔した後全面にAt等の金属
膜を蒸着し、パターニングして前記ダート電極4、ソー
ス、ドレイン領域6,7とコンタクトホール9・・・を
介して接続したAt取出し配線10・・・(ダートの取
出し配線は図示せず)を形成してnチャンネルMO8)
ランジスタを製造する(第1図及び第2図図示)。
のS 102膜8にフォトエツチング技術に−よりコン
タクトホール9・・・を開孔した後全面にAt等の金属
膜を蒸着し、パターニングして前記ダート電極4、ソー
ス、ドレイン領域6,7とコンタクトホール9・・・を
介して接続したAt取出し配線10・・・(ダートの取
出し配線は図示せず)を形成してnチャンネルMO8)
ランジスタを製造する(第1図及び第2図図示)。
しかしながら、従来方法にあってはソース。
ドレインのコンタクトホール9,9をフォトエツチング
技術により開孔する際、それらコンタクトホール9,9
とフィールド酸化膜2及びケ“−ト電極4との間に余裕
をとる必要がある。
技術により開孔する際、それらコンタクトホール9,9
とフィールド酸化膜2及びケ“−ト電極4との間に余裕
をとる必要がある。
これは、フィールド酸化膜2にコンタクトホール9.9
がかかると、該酸化膜2の端部がエツチングされてAt
取出し配線10と基板1が短絡し、一方ダート電極4上
にコンタクトホール9゜9がかかると、Aj取出し電極
1θとダート電極4が短絡するからである。したがって
、従来方法では合せ余裕゛をとる必要から高集積化には
自ずと限界があった。
がかかると、該酸化膜2の端部がエツチングされてAt
取出し配線10と基板1が短絡し、一方ダート電極4上
にコンタクトホール9゜9がかかると、Aj取出し電極
1θとダート電極4が短絡するからである。したがって
、従来方法では合せ余裕゛をとる必要から高集積化には
自ずと限界があった。
また、従来方法ではケ°−ト電極4全マスクとしてソー
ス、ドレイン領域6,7をセルファラインで形成するた
め、実効チャンネル長I、pffはダート電極40幅t
gで決まる。その結果、チャンネル長Leffを短かく
して高速化を図ろうとすると、ダート電極4の幅tgも
短くしなければならず、ケ゛−ト電極の抵抗(Rg=ρ
、 x w/1g )が高くなる。したがって、グ〜ト
電極4の遅延が犬きくなシ、高速化の妨げとなる。
ス、ドレイン領域6,7をセルファラインで形成するた
め、実効チャンネル長I、pffはダート電極40幅t
gで決まる。その結果、チャンネル長Leffを短かく
して高速化を図ろうとすると、ダート電極4の幅tgも
短くしなければならず、ケ゛−ト電極の抵抗(Rg=ρ
、 x w/1g )が高くなる。したがって、グ〜ト
電極4の遅延が犬きくなシ、高速化の妨げとなる。
更に、従来方法にあってはしきい値制御のためのチャン
ネルイオン注入を島状領域全体に行なっているので、ド
レイン−基板間の容量が大きくなり、高速化の妨げとな
っていた。
ネルイオン注入を島状領域全体に行なっているので、ド
レイン−基板間の容量が大きくなり、高速化の妨げとな
っていた。
本発明は高集積化と高速化を達成したMO8型半導体装
置、並びにかかる半導体装置を簡単に製造し得る方法′
を提供しようとするものである。
置、並びにかかる半導体装置を簡単に製造し得る方法′
を提供しようとするものである。
本願第1の発明は素子分離領域で分離された島状領域を
有する第1導電型の半導体基板と、この島状領域に互に
電気的に分離して設けられ、かつ該島状領域の基板表面
に直接接触し一部が前記素子分離領域上に延在する2つ
の第2導電型不純物含有多結晶シリコンパターンからの
拡散により形成された第2導電型のソース、トレイン領
域と、前記各多結晶ソリコンパターンの周囲に形成され
た厚い酸化膜と、前記各多結晶シリコン・やターン間の
凹部の基板表面に形成されたダート絶縁膜と、このダー
ト絶縁膜上に設けられ前記各多結晶シリコン・やターン
に対して前記厚い酸化膜で絶縁されたダート電極とを具
備したことを特徴とする。
有する第1導電型の半導体基板と、この島状領域に互に
電気的に分離して設けられ、かつ該島状領域の基板表面
に直接接触し一部が前記素子分離領域上に延在する2つ
の第2導電型不純物含有多結晶シリコンパターンからの
拡散により形成された第2導電型のソース、トレイン領
域と、前記各多結晶ソリコンパターンの周囲に形成され
た厚い酸化膜と、前記各多結晶シリコン・やターン間の
凹部の基板表面に形成されたダート絶縁膜と、このダー
ト絶縁膜上に設けられ前記各多結晶シリコン・やターン
に対して前記厚い酸化膜で絶縁されたダート電極とを具
備したことを特徴とする。
本発明の半導体装置によればソース、ドレイン領域を取
出し配線となる多結晶シリコンパターンに対してダート
電極が該パターン周囲の厚い酸化膜で絶縁された状態て
セルフアンインに設けられているため、従来法のような
コンタクトホールの余裕をとる必要がなく、素子の高集
積化を図ることができる。また、ソース1.ドレイン領
域は第2導電型不純物含有多結晶シリコンパターンから
の拡散により形成され、それら領域間(チャンネル領域
)の長’gLeffはダート電極に依存せず、その拡散
状態により制御される。その結果、チャンネル長Lef
ff:矧かくして高速化を図る場合、それに伴なってダ
ート電極の幅が狭くならず、ゲート電・極の抵抗増大(
遅延化)を招くことなく、十分に高速化を達成できる。
出し配線となる多結晶シリコンパターンに対してダート
電極が該パターン周囲の厚い酸化膜で絶縁された状態て
セルフアンインに設けられているため、従来法のような
コンタクトホールの余裕をとる必要がなく、素子の高集
積化を図ることができる。また、ソース1.ドレイン領
域は第2導電型不純物含有多結晶シリコンパターンから
の拡散により形成され、それら領域間(チャンネル領域
)の長’gLeffはダート電極に依存せず、その拡散
状態により制御される。その結果、チャンネル長Lef
ff:矧かくして高速化を図る場合、それに伴なってダ
ート電極の幅が狭くならず、ゲート電・極の抵抗増大(
遅延化)を招くことなく、十分に高速化を達成できる。
脣た、本願第2の発明は第1導電型の半導体基板に素子
分離領域を形成して該基板に島状領域を形成する工程と
、全面に第2導亀型不純物を含有する多結晶シリコン膜
を形成する工程と、この多結晶シリコン膜をパターニン
グL−tl−”−ト電極形成予定部で互に分離され、他
端が前記素子分離領域上に延在した2つの多結晶シリコ
ンパターンを形成する工程と、これら多結晶シリコンパ
ターン間の凹部に耐酸化性・母ターンを形成する工程と
、この耐酸化性パターンをマスクとして熱酸化処理を施
して前記各多結晶シリコン・Pターンの周囲に厚い酸化
膜を形成すると共に、各多結晶シリコンパターン中の第
2導電型不純物を島状領域に拡散させて互に電気的に分
離されまた第2導電型のソース、ドレイン領域を形成す
る工程と、前記多結晶シリコンパターン間の凹部の基板
表面にケ9−ト絶縁膜を形成する工程と、このケ゛−ト
絶縁膜上に前記多結晶シリコンパターンに対して前記厚
い酸化膜で絶縁されだケ゛ ) ’i[L極とを具備し
たことを特徴とするものである。
分離領域を形成して該基板に島状領域を形成する工程と
、全面に第2導亀型不純物を含有する多結晶シリコン膜
を形成する工程と、この多結晶シリコン膜をパターニン
グL−tl−”−ト電極形成予定部で互に分離され、他
端が前記素子分離領域上に延在した2つの多結晶シリコ
ンパターンを形成する工程と、これら多結晶シリコンパ
ターン間の凹部に耐酸化性・母ターンを形成する工程と
、この耐酸化性パターンをマスクとして熱酸化処理を施
して前記各多結晶シリコン・Pターンの周囲に厚い酸化
膜を形成すると共に、各多結晶シリコンパターン中の第
2導電型不純物を島状領域に拡散させて互に電気的に分
離されまた第2導電型のソース、ドレイン領域を形成す
る工程と、前記多結晶シリコンパターン間の凹部の基板
表面にケ9−ト絶縁膜を形成する工程と、このケ゛−ト
絶縁膜上に前記多結晶シリコンパターンに対して前記厚
い酸化膜で絶縁されだケ゛ ) ’i[L極とを具備し
たことを特徴とするものである。
本発明の方法VこよfLば前述した高集積化と高速化を
達成した半導体装置を簡単に得ることができる。
達成した半導体装置を簡単に得ることができる。
一次に、本発明をnチャンネルII/[08トランゾス
タに適用した例について製造方法を併記して説明する@ (i) まず、p型シリコン基板11に選択酸化技術
によりフィールド酸化膜(素子分離仝ツ域)12を形成
し、このフィールド酸化膜12で分離された島状領域1
3を形成した。つづいて、全面に砒素を含むn型各結晶
シリコン膜を堆積し、この多結晶シリコン膜上に写真蝕
刻法によシグート電極予定部が開口されたレジスト・セ
ターン14を形成した後、該レジストパターン14をマ
スクとしてn型多結晶シリコン1漠金例えは反応性イオ
ンエツチング(RIE )によシ選択的に除去した。そ
の結果、ゲート巾゛極予定部で互に分離され他端が前記
フィールド酸化膜12上に延在した2つのn型多結晶シ
リコン・七ターン151,152が形成された。ひきつ
づき、レジストパターン14をマスクとしてn型多結晶
シリコンパターン15..152間の四相516から露
出する基板11部分にp型不純物、例えばボロンをイオ
ン注入してしきい値制御を行なった(第3図(aン図示
)。
タに適用した例について製造方法を併記して説明する@ (i) まず、p型シリコン基板11に選択酸化技術
によりフィールド酸化膜(素子分離仝ツ域)12を形成
し、このフィールド酸化膜12で分離された島状領域1
3を形成した。つづいて、全面に砒素を含むn型各結晶
シリコン膜を堆積し、この多結晶シリコン膜上に写真蝕
刻法によシグート電極予定部が開口されたレジスト・セ
ターン14を形成した後、該レジストパターン14をマ
スクとしてn型多結晶シリコン1漠金例えは反応性イオ
ンエツチング(RIE )によシ選択的に除去した。そ
の結果、ゲート巾゛極予定部で互に分離され他端が前記
フィールド酸化膜12上に延在した2つのn型多結晶シ
リコン・七ターン151,152が形成された。ひきつ
づき、レジストパターン14をマスクとしてn型多結晶
シリコンパターン15..152間の四相516から露
出する基板11部分にp型不純物、例えばボロンをイオ
ン注入してしきい値制御を行なった(第3図(aン図示
)。
(11) 次いで、レジストパターン14を除去した
後、全面にシリコン窒化膜17を堆積し、更にレノスト
膜18を塗布した。この農未凹部16がレジスト泌六s
ヰ膜18で充分に埋まシ凹部l≦′を含む周辺のn型多
結晶シリコンパターン151 + 152上のレジスト
膜18の表面が平坦となった(第3図(b)図示)。つ
づいて、レジスト膜18をエッチバ、りして四部16内
にレジスト膜18’を残存させた(第3図(c)図示)
。
後、全面にシリコン窒化膜17を堆積し、更にレノスト
膜18を塗布した。この農未凹部16がレジスト泌六s
ヰ膜18で充分に埋まシ凹部l≦′を含む周辺のn型多
結晶シリコンパターン151 + 152上のレジスト
膜18の表面が平坦となった(第3図(b)図示)。つ
づいて、レジスト膜18をエッチバ、りして四部16内
にレジスト膜18’を残存させた(第3図(c)図示)
。
Gi:+ 次いで、残存レノスト膜をマスクとして露
出したシリコン窒化膜17をエツチング除去して凹部1
6の底面刊近にシリコン窒化膜17′葡残存させた。つ
づいて、この残存シリコン窒化膜を耐酸化性マスクとし
て熱酸化処理を施した。この時、第3図(d)に示す如
くn型多結晶シリコンパターン151.152の周囲に
厚い酸化膜191 、 I 92が夫々成長された。同
時に、島状領域13の基板11表面と@接接触したn型
多結晶シリコンノRターン151,152から砒素が島
状領域に拡散されて互に電気的に分離された計型のソー
ス、ドレイン領域20.21が形成された。
出したシリコン窒化膜17をエツチング除去して凹部1
6の底面刊近にシリコン窒化膜17′葡残存させた。つ
づいて、この残存シリコン窒化膜を耐酸化性マスクとし
て熱酸化処理を施した。この時、第3図(d)に示す如
くn型多結晶シリコンパターン151.152の周囲に
厚い酸化膜191 、 I 92が夫々成長された。同
時に、島状領域13の基板11表面と@接接触したn型
多結晶シリコンノRターン151,152から砒素が島
状領域に拡散されて互に電気的に分離された計型のソー
ス、ドレイン領域20.21が形成された。
Ilψ 次いで、残存シリコン蟹化膜17′を除去した
後、再度、熱酸化処理を施して四部16から露出した基
゛板11表面に酸化膜22金成長させた(第3図(e)
図示)。つづいて、RIEにより基板11表面の酸化膜
22をエツチング除去した。この時、n型多結晶シリコ
ンパターン151゜152上の厚い酸化膜191.14
72の一部もエツチングされた。ひきつづき、再K、熱
酸化処理を施して凹部16から露出した基板11表面に
ダート酸化膜23を成長させた(第3図(f)図示)。
後、再度、熱酸化処理を施して四部16から露出した基
゛板11表面に酸化膜22金成長させた(第3図(e)
図示)。つづいて、RIEにより基板11表面の酸化膜
22をエツチング除去した。この時、n型多結晶シリコ
ンパターン151゜152上の厚い酸化膜191.14
72の一部もエツチングされた。ひきつづき、再K、熱
酸化処理を施して凹部16から露出した基板11表面に
ダート酸化膜23を成長させた(第3図(f)図示)。
() 次いで、全面にダート電極材料膜としてのリンド
ーグ多結晶シリコン膜を形成し、これをパターニングし
てダート酸化膜23上に前記n型多結晶シリコンノセタ
ーン” l+ 152に対シて厚い酸化膜’ 91 +
192で絶縁されたダート電極24を形成した(第3
図(g)図示)。つづいて、全面に5i02膜25f:
堆積した後、フィールド酸化腋ノ2上に延在したn型多
結晶シリコンパターン151,152及びダート1極2
4に対応する5i02膜25及び厚い酸化膜19. 、
192部分にフメトエッチング技術によシコンタクトホ
ール26・・・全形成した。ひきつづき、全面にkt膜
を蒸着し、これf、パターニングして前記n型多結晶シ
リコン・ぐターンl 5. 、152及びケ゛−トa極
24とコンタクトホール26・・・を介して接続したk
A取出し配線(r−トの取出し配絣は図示せず)27・
・・全形成してnチャンネルMO8)ランジスタ全製造
した(第3図(h)及び第4図図示)。
ーグ多結晶シリコン膜を形成し、これをパターニングし
てダート酸化膜23上に前記n型多結晶シリコンノセタ
ーン” l+ 152に対シて厚い酸化膜’ 91 +
192で絶縁されたダート電極24を形成した(第3
図(g)図示)。つづいて、全面に5i02膜25f:
堆積した後、フィールド酸化腋ノ2上に延在したn型多
結晶シリコンパターン151,152及びダート1極2
4に対応する5i02膜25及び厚い酸化膜19. 、
192部分にフメトエッチング技術によシコンタクトホ
ール26・・・全形成した。ひきつづき、全面にkt膜
を蒸着し、これf、パターニングして前記n型多結晶シ
リコン・ぐターンl 5. 、152及びケ゛−トa極
24とコンタクトホール26・・・を介して接続したk
A取出し配線(r−トの取出し配絣は図示せず)27・
・・全形成してnチャンネルMO8)ランジスタ全製造
した(第3図(h)及び第4図図示)。
なお、第4図は第3図(h)の平面図である。
本発明に係るMOS )ランジスタは第3図(h)及び
第4図に示す如くフィールド酸化膜12で分117+1
されたp型シリコン基板11の島状領域13K、互に霜
、気的に分離され、n型多結晶シリコンパターン75.
、 Z 52からの拡散により形成されたn型ンース
、ドレイン領域20.21會設け、かつ前記n型多結晶
シリコンパターン151゜152間の四部16底而の基
板11表面にダート酸化膜23を設けると共に、このデ
ート酸化膜23上にr−ト電極24を前記n型多結晶シ
リコンパターンJ 51 、752に対してその周囲の
厚い酸化膜191 、 I 92で絶縁された状頭で設
け/と構造になっている。
第4図に示す如くフィールド酸化膜12で分117+1
されたp型シリコン基板11の島状領域13K、互に霜
、気的に分離され、n型多結晶シリコンパターン75.
、 Z 52からの拡散により形成されたn型ンース
、ドレイン領域20.21會設け、かつ前記n型多結晶
シリコンパターン151゜152間の四部16底而の基
板11表面にダート酸化膜23を設けると共に、このデ
ート酸化膜23上にr−ト電極24を前記n型多結晶シ
リコンパターンJ 51 、752に対してその周囲の
厚い酸化膜191 、 I 92で絶縁された状頭で設
け/と構造になっている。
しかして、本発明によればダート電極24とソース、ド
レイン領域20.21がセルファラインで形成され、か
つソース、ドレイン領域のコンタクトがn型多結晶シリ
コンパターン15し152で引き出されているだめ、従
来の如くコンタクトホールの形成に際しての合せ余裕勿
とる必要がない。したがって、高集積朋のMOS トラ
ンジスタを得ることが可能となる。また、n型のソース
、ドレイン領域20.21はn型$結晶シリコンノ母タ
ーン151.152からの拡散により形成され、それら
領域20.21間(チャンネル憔域)の長さLeffは
ダート電極240幅に欧存せず、その拡散度合によp制
御される。JCの結果、チャンネル長Lef fを短か
くして高速化を図る場合、そのLeffO燈縮化に伴な
ってケ“−ト電極24の幅が狭くなL:)ないだめ、ダ
ート電極24の抵抗増大(遅延)′fI:招くことなく
、十分に高速化できる。更に、本発明はケ8−ト電極に
慎件ぜずにソース、ドレイン領域2r)y21k y&
ダート’[11極に対してセル7アラインで形成できる
ため、ケ゛−ト市、極をリンドーゾ多結晶シリコンに限
らず、At、 AA−St等の金属で形成でき、より高
速化が可能なMOS )ランジスタをイuることができ
る。
レイン領域20.21がセルファラインで形成され、か
つソース、ドレイン領域のコンタクトがn型多結晶シリ
コンパターン15し152で引き出されているだめ、従
来の如くコンタクトホールの形成に際しての合せ余裕勿
とる必要がない。したがって、高集積朋のMOS トラ
ンジスタを得ることが可能となる。また、n型のソース
、ドレイン領域20.21はn型$結晶シリコンノ母タ
ーン151.152からの拡散により形成され、それら
領域20.21間(チャンネル憔域)の長さLeffは
ダート電極240幅に欧存せず、その拡散度合によp制
御される。JCの結果、チャンネル長Lef fを短か
くして高速化を図る場合、そのLeffO燈縮化に伴な
ってケ“−ト電極24の幅が狭くなL:)ないだめ、ダ
ート電極24の抵抗増大(遅延)′fI:招くことなく
、十分に高速化できる。更に、本発明はケ8−ト電極に
慎件ぜずにソース、ドレイン領域2r)y21k y&
ダート’[11極に対してセル7アラインで形成できる
ため、ケ゛−ト市、極をリンドーゾ多結晶シリコンに限
らず、At、 AA−St等の金属で形成でき、より高
速化が可能なMOS )ランジスタをイuることができ
る。
本発明方法Vこよれはケ゛−ト領域に残存シリコン屋化
IJ17.77’を形成し、これを耐酸化性マスクとし
てn型多結晶シリコンノRターフ15..152ケ熱酸
化するため、該n型多結晶シリ“コンパターン151
、 I 52の周囲に十分犀い酸化膜191゜ノ92を
成長できる。その結果、n型多結晶シリコンパターン1
51.152間の凹部16底面にダート酸化膜23を形
成した後、この上にゲートtvL物24を形成すること
により、該ダート電極24をn型多結晶シリコンパター
ン151* 152に対して厚い酸化膜191+ 19
2で十分に絶縁できる。したがって、ゲート−ドレイン
18]、グートーンース間の耐圧が良好なMOSトラン
ジスタを製造できる。
IJ17.77’を形成し、これを耐酸化性マスクとし
てn型多結晶シリコンノRターフ15..152ケ熱酸
化するため、該n型多結晶シリ“コンパターン151
、 I 52の周囲に十分犀い酸化膜191゜ノ92を
成長できる。その結果、n型多結晶シリコンパターン1
51.152間の凹部16底面にダート酸化膜23を形
成した後、この上にゲートtvL物24を形成すること
により、該ダート電極24をn型多結晶シリコンパター
ン151* 152に対して厚い酸化膜191+ 19
2で十分に絶縁できる。したがって、ゲート−ドレイン
18]、グートーンース間の耐圧が良好なMOSトラン
ジスタを製造できる。
捷だ、第3図(a)に示す如く、n2型多結晶シリコン
膜のエツチングマスクとして用いたレジストツクターン
14をオリ用して閾値゛制御用のボロンのイオン注入を
行なえば、ケ゛−ト電極24に対してセルファラインで
チャンネルイオン注入を行なうことができ、ひいてはド
レイン−基板間の荏閉・を小さくでき、高速化を図るこ
とができる。
膜のエツチングマスクとして用いたレジストツクターン
14をオリ用して閾値゛制御用のボロンのイオン注入を
行なえば、ケ゛−ト電極24に対してセルファラインで
チャンネルイオン注入を行なうことができ、ひいてはド
レイン−基板間の荏閉・を小さくでき、高速化を図るこ
とができる。
なお、上記実施例では制酸化性パターンとしての残件シ
リコン窒化膜をエッチバックにより凹部に残存させたレ
ノスト膜をマスクとして露出したシリコン窒化膜をエツ
チングすることにより形成したが、これに限定されない
。例えば、第5図(a)に示す如くn型多結晶シリコン
パターン15..152を形成した後、それらの間の凹
部16が十分に埋まるようにシリコン窒化膜17を堆積
した後、このシリコン窒化’III J y −2xッ
チバックして四部16内にシリコン窒化膜17′を残存
させ、この残存シリコン窒化膜J 7’を耐酸化性マス
クとして熱酸化を行ない第5図(b)図示の如くn型多
結晶シリコンパターン151.152周囲に厚い酸化膜
191 + 192を形成すると共に、基板1ノにソー
ス、ドレイン領域20.21f形成してもよい。
リコン窒化膜をエッチバックにより凹部に残存させたレ
ノスト膜をマスクとして露出したシリコン窒化膜をエツ
チングすることにより形成したが、これに限定されない
。例えば、第5図(a)に示す如くn型多結晶シリコン
パターン15..152を形成した後、それらの間の凹
部16が十分に埋まるようにシリコン窒化膜17を堆積
した後、このシリコン窒化’III J y −2xッ
チバックして四部16内にシリコン窒化膜17′を残存
させ、この残存シリコン窒化膜J 7’を耐酸化性マス
クとして熱酸化を行ない第5図(b)図示の如くn型多
結晶シリコンパターン151.152周囲に厚い酸化膜
191 + 192を形成すると共に、基板1ノにソー
ス、ドレイン領域20.21f形成してもよい。
上記実施例ではn型多結晶シリコンパターンのみを拡散
源としてソース、ドレイン領域全形成したが、これに限
定されない。例えば第6図(a)に示す如く長いゲート
甫1極予定部で分離されたn型多結晶シリコンパーン1
5..152間の凹部16に、レジストパターン28を
酸化膜29を介して前記多結晶シリコンパターン15□
。
源としてソース、ドレイン領域全形成したが、これに限
定されない。例えば第6図(a)に示す如く長いゲート
甫1極予定部で分離されたn型多結晶シリコンパーン1
5..152間の凹部16に、レジストパターン28を
酸化膜29を介して前記多結晶シリコンパターン15□
。
152の対向側壁と所望距離あけて形成した後、これら
n型多結晶シリコンパターン151+152とレジス)
ノ9ターン28から露出する基板・11部分にn型不
純物ケイオン注入する。昏し)前記レノス) i+ター
ン28は全ての島状領域13に形成せず、チャネル長を
短くすべさ領域の与に設け、他の島状領域の四部にはレ
ジスト膜を覆ってn型不純物がイオン注入さルないよう
にする。つづいて、レジストパターン28を除去し、多
結晶シリコンパター ン151.152 間(D四部に
シリコン窒化膜(図示せず・)全形成°した後、熱酸化
を施す。これにより第6図(b)に示す如く所定の島状
領域13にはnm多結晶シリコンノ4ターフ151,1
52からの拡散とイオン注入きれたn型不純物の活性化
にょシ互の距離が短かいンース、ドレイン領域20.2
1が形成される。
n型多結晶シリコンパターン151+152とレジス)
ノ9ターン28から露出する基板・11部分にn型不
純物ケイオン注入する。昏し)前記レノス) i+ター
ン28は全ての島状領域13に形成せず、チャネル長を
短くすべさ領域の与に設け、他の島状領域の四部にはレ
ジスト膜を覆ってn型不純物がイオン注入さルないよう
にする。つづいて、レジストパターン28を除去し、多
結晶シリコンパター ン151.152 間(D四部に
シリコン窒化膜(図示せず・)全形成°した後、熱酸化
を施す。これにより第6図(b)に示す如く所定の島状
領域13にはnm多結晶シリコンノ4ターフ151,1
52からの拡散とイオン注入きれたn型不純物の活性化
にょシ互の距離が短かいンース、ドレイン領域20.2
1が形成される。
つまシ、第6図(b)に示すチャンネル長の短かいMO
S ) ランノスタ、n型多結晶シリコンパターンの拡
散のみによシソース、ドレイン領域を形成したチャンネ
ル長の長いMOS)ランノスタ奮同−基板内に集積化で
きる。
S ) ランノスタ、n型多結晶シリコンパターンの拡
散のみによシソース、ドレイン領域を形成したチャンネ
ル長の長いMOS)ランノスタ奮同−基板内に集積化で
きる。
また、本発明はnチャンネルMOS )ランジスタに限
らず、pチャンネルMO8)ランノスタにも同様に摘出
でさるり 〔発明の効果〕 以上詳述した如く、本発明によれば高集積化と高速化を
達成したMO8型半導体装置、並びにかかる半導体装置
″f:簡便に製造し得る方法を提供できる。
らず、pチャンネルMO8)ランノスタにも同様に摘出
でさるり 〔発明の効果〕 以上詳述した如く、本発明によれば高集積化と高速化を
達成したMO8型半導体装置、並びにかかる半導体装置
″f:簡便に製造し得る方法を提供できる。
第1図は従来のnチャンネルMO8)ランゾスタを示す
平面図、第2図は第1図の■−■轟に沿う断面図、第3
ン1(a)〜(h)は本発明の実施例におけるnチャン
ネルIV11OSトランジスタの製造工程全示す回+f
u図、第4図は第3図(h)の平面図、第5図(a)
、 (b)、第6図(all 、 (b) u夫々本発
明の他の実施例におけるMOS )ランジスタの途中工
程を示す断面図である。 11・・・p 7Wシリコン基板、12・・・フィール
ド酸化膜、13・・・島状領域、151 、 l 52
・・・n型多結晶ンリコン・セターン、16・・・凹m
、’ 17’・・・残存シリコン窒化膜、191,1
92・・・厚い酸化膜、20・・・ソース領域、21・
・・ドレイン領域、23・・・ダート酸化膜、24・・
・ダート電極、26・・・コンタクトホール、27・・
・At取出し配線、28・・・レノストパターン。 出IFH人代理人 弁理士 鈴 江 武 彦111
図 93 H 第41図
平面図、第2図は第1図の■−■轟に沿う断面図、第3
ン1(a)〜(h)は本発明の実施例におけるnチャン
ネルIV11OSトランジスタの製造工程全示す回+f
u図、第4図は第3図(h)の平面図、第5図(a)
、 (b)、第6図(all 、 (b) u夫々本発
明の他の実施例におけるMOS )ランジスタの途中工
程を示す断面図である。 11・・・p 7Wシリコン基板、12・・・フィール
ド酸化膜、13・・・島状領域、151 、 l 52
・・・n型多結晶ンリコン・セターン、16・・・凹m
、’ 17’・・・残存シリコン窒化膜、191,1
92・・・厚い酸化膜、20・・・ソース領域、21・
・・ドレイン領域、23・・・ダート酸化膜、24・・
・ダート電極、26・・・コンタクトホール、27・・
・At取出し配線、28・・・レノストパターン。 出IFH人代理人 弁理士 鈴 江 武 彦111
図 93 H 第41図
Claims (6)
- (1) 素子分離領域で分離された島状領域を有する
第1導電型の半導体基板と、この基板の島状領域に互に
電気的に分離して設けられ、かつ該島状領域の基板表面
に直接接触し一部が前記素子分離領域上に延在する2つ
の第2導電1型不純物合有多結晶シリコン・やターンか
らの拡散によ多形成された第2導電型のソース、ドレイ
ン領域と、前記各多結晶シリコンパターンの周囲に形成
された厚い酸化膜と、前記各多結晶シリコン/4’ター
ン間の凹部の基板表面に形成されたr−)絶縁膜と、こ
のダート絶縁膜上に般けられ前記各多結晶シリコンパタ
ーンに対して前記厚い酸化膜で絶縁されたダート電極と
を具備したことを特徴とする半導体装置。 - (2) ダート電極が不純物含有多結晶シリコンから
なることを特徴とする特許請求の範囲第1項記載の半導
体装置。 - (3)ダート電極が金属からなることを特徴とする特許
請求の範囲第1項記載の半導体装置。 - (4)第1導電型の半導体基板に素子分離領域を形成し
て該基板に島状領域を形成する工程と、全面に第2導電
型不純物を含有する多結晶シリコン膜を形成する工程上
、この多結晶シリコン[ヲパターニングしてダート電極
形成予定部で互に分離され、他端が前記素子分離領域上
に延在した2つの多結晶シリコン・母ターンを形成する
工程と、これら多結晶シリコン・ぐターン間の凹部に耐
酸化性)4ターンを形成する工程と、この耐酸化性パタ
ーンをマスクとして熱酸化処理を施して前記各多結晶シ
リコンパターンの周囲に厚い酸化膜を形成すると共に、
各多結晶シリコンパターン中の第2導電型不純物を島状
領域に拡散させて互に電気的に分離された第2導電型の
ソース、ドレイン領域を形成する工程と、前記多結晶シ
リコンパターン間の凹部の基板表面にダート絶縁膜を形
成する工程と、このダ−ト絶縁股上に前記各多結晶シリ
コンパターンに対して前記厚い酸化膜で絶縁されたダー
ト電極を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。 - (5) 多結晶シリコンパターン間の凹部に耐酸化性
パターンを形成する前に、該凹部にマスク材ヲ冬結晶シ
リコンパターンの対向する側面との間の所望の隙間が生
じるように形成し、多結晶シリコンパターンとマスク材
を用いて第2導電型不純物を第1導電型の半導体基板に
選択的にイオン注入することを特徴とする特許請求の範
囲第4項記載の半導体装置の製造方法。 - (6)多結晶シリコン・ぐターン間の凹部に耐酸化性/
eターンを形成する前に、該多結晶シリコンパターンを
マスクとしてしきい値制御用のチャンネルイオン注入を
行なうことを特徴とする特許請求の範囲第4項記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5071983A JPS59175769A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5071983A JPS59175769A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59175769A true JPS59175769A (ja) | 1984-10-04 |
Family
ID=12866683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5071983A Pending JPS59175769A (ja) | 1983-03-26 | 1983-03-26 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59175769A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
-
1983
- 1983-03-26 JP JP5071983A patent/JPS59175769A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5068200A (en) * | 1989-06-13 | 1991-11-26 | Samsung Electronics Co., Ltd. | Method of manufacturing DRAM cell |
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