JPS6011495B2 - エラ−検査システム - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、送信ステーションから受信ステーションヘデ
ータを並列に又は直列に転送する際のエラー検査に関す
る。

本発明の背景 並列データ転送を行なうシステムにおいては、転送中に
データ・ビット群にエラーが生じたか杏かを調べるため
、該データ・ビット群にパリティ・ビットを付けて転送
することが知られている。

殆んどの場合、パリティとしては偶数パリティ及び奇数
パリティの何れか一方だけが使用される。又、複数のデ
ータ・ビット群から成るブロック毎に偶数パリティ及び
奇数パリティを交互に使用することも知られている。エ
ラー検査方式には、通常のパリティ検査以外にも、ＬＲ
Ｃ（水平冗長検査）と呼ばれるものがある。

ＬＲＣにおいては、所定数のデータ・ビット群に続いて
１つのＬＲＣビット群が転送される。これも一種のパリ
ティ検査であるが、ェフー検出能力には限りがある。よ
り高度なエラー検査方式としてはＣＲＣ（周期冗長検査
）があるが、コストが高くつくので、並列データ転送シ
ステムには向いていない。

本発明の要約本発明の目的は、ＣＲＣに匹敵するエラー
検出能力を有し且つ簡単なハードウェアですむエラー検
査装置を提供することにある。

本発明においては、パリティ検査及びＬＲＣの両方が使
用され、更に転送されるべき各データ・ビット群（バイ
ト）に奇数パリティ及び偶数パリティが交互に割当てら
れる。

ＬＲＣビット群は、所定数のデータ・ビット群に続いて
受信ステーションへ送られる。受信ステーションにおい
ては、パリティ検査回路及びＬＲＣ回路の両方でヱラ−
検査が行なわれ、もしパリティ・エラー又はＬＲＣエラ
ーが検出されると、エラー信号が発生される。後述の実
施例においては、各ステーションはループ状に接続され
、ステーション間のデータの送受信は、例えばマイクロ
プロセッサを含むコントローラによって制御される。

実施例の説明 本発明を組込み得るシステムの一例を第１図に示す。

図示のように、データの送信及び受信を行なうステーシ
ョン１，２及び３はループ状に接続されている。説明の
都合上、データ伝送方向は左回りとする。即ち、ステー
ション１はステーション２にデータを送り、ステーショ
ン２はステ−ション３にデータを送り、そしてステーシ
ョン３はステーション１にデータを送る。ただし、本発
明に関する限り、データ伝送は両方向性であってもよい
。第１図には、ステーション２の内部構成しか示してい
ないが、ステーション１及び３もこれと同機である。各
ステーションは、データの送受信を制御するコントロー
ラ４、受信ユニット５及び送信ユニット６を含む。

コットローラ４は母線７を介して受信ユニット５及び送
信ユニット６を制御する。送信ユニット６はステーショ
ン３に送信すべきデータを母線８に出力する。ステーシ
ョン１からのデータは母線９を介して受信ユニット５に
受信される。第２図は、コントローラ４の詳細を受信ユ
ニット５及び送信ユニット６と共に示したものである。

コントローラ４は、第１図のループ伝送システムにおけ
る伝送情報を監視し分析すると共に、必要な制御信号を
発生するマイクロプロセッサ１２を含む。マイクロプロ
セッサ１２の詳細については、第３図のところで説明す
る。母線７は、コントローラ内部で指令及びデータを転
送するための共通母線として働き、これには受信ユニッ
ト５、送信ユニット６及びマイクロプロセッサ１２の他
に、記憶ユニット１５、データ母線バッファ１６及びＤ
ＭＡ（直接メモリ・アクセス）制御ユニット１７が接続
されている。２３〜２８は、これらのユニットを共通母
線７へ接続するための分岐母線である。記憶ユニット１
５はランダム・アクセス・メモリ及び各種レジスタから
成り、制御情報及びデータを一時記憶する。

データ母線バッファー６は、コントローラ４と図示して
いない上位プロセッサとの間で母線２９を介して情報を
やりとりするためのバッファとして働く。ＤＭＡ制御ユ
ニット１７は、コントローラ４が母線３０を介して上位
プロセッサのメモリ（図示せず）を直接アクセスできる
ようにするためのものである。次に第３図を参照しなが
ら、マイクロプロセッサ１２について説明する。

マイクロプロセッサ１２での演算はＡＬＵ３５で実行さ
れる。ＡＬＵ３５に関連するハードウェアは、累算器３
６、命令レジスタ３７、一時記憶レジス夕３８及びフラ
グ・レジスタ３９である。マイクロプロセッサ内部にお
ける情報及び指令の転送は、内部母線５０を介して行な
われる。命令レジスタ３７にある命令は、命令解読／プ
ロセッサ制御回路４２で解読される。マイクロプロセッ
サ１２の動作タイミングはタイミング回路５５及び同期
回路５６によって与えられる。マイクロプロセッサによ
る送受信の制御は、受信制御回路６０及び送信制御回路
６１で行なわれる。これらの制御回路６０及び６１はバ
イト数のカウントも行なう。受信制御回路６０はその出
力線６５にＬＲＣサンプル信号を発生する。送信制御回
路６１はその出力線６６，６７，６８，７１及び７２に
種々の制御信号（後述）を発生する。内部母線５０とコ
ントローラ４の主母線７に接続された分岐母線２４との
間には、母線バッファ・レジスタ４５が接続されている
。これに関連してプログラム状況回路４７及び母線状況
バッファ・レジスタ４８が設けられる。マイクロプロセ
ッサ１２には、１／０ボート１及び１／０ボート２と内
部母線５０とを相互接続するボート・バッファ５１及び
５２が設けられていてもよい。

マイクロプロセッサ１２を構成する各種ハードウェアの
うち、本発明で重要なのは、命令解読／プロセッサ制御
回路４２、タイミング回路５５、同期回路５６、受信制
御回路６０及び送信制御回路６１である。

送信制御回路６１は一組のカウント回路を含み、送信ユ
ニット６において、偶数パリティ、奇数パリティ、デー
タのサンプリング、及びＬＲＣを各々適切にタイミング
付けるための偶数パリティ・ゲート信号、奇数パリティ
・ゲート信号、サンプル信号、ＬＲＣゲート信号、及び
データ・ゲート信号を線６６，６７，６８，７１及び７
２に発生する。同期回路５６は線７０を介して送信ユニ
ット６へ送信クロツクを送り、また受信ユニット５から
の受信クロツクを線６９を介して受取る。同期回路５６
は、受信クロックを受取ると、マイクロプロセッサ１２
の内部タイミングをこれと同期させ、タイミング回路５
５はこれに基づいて適切なタイミング信号を発生する。
これらのタイミングは、受信ユニット５から線７５を介
してエラー信号が送られてきた場合にも、内部プロセッ
サ機能と同期される。命令解読／プロセッサ制御回路４
２に接続されている制御母線７６及び割込み母線７７は
各々一組の線から成っている。

制御母線７６は、送信ユニット６及び受信ユニット５が
論取り及び書込みを行なうべきか否かを示す信号及び制
御タグを供給し、また、これらのユニットの状況に関す
る制御情報を受取る。割込み母線７７は、受信回線が活
動状態にあるか否かを示す信号を受取り、また上位プロ
セッサ（図示せず）に割込み信号を送って、上位プロセ
ッサに転送されるべきデータがあることを知らせる。上
位プロセッサは、マイクロプロセッサ１２を議取り状態
又は書込み状態にするための制御情報を制御母線７６に
送り出す。

マイクロプロセッサ１２の内部レジスタをスキャンする
ための他の制御情報もマイクロプロセッサ１２に送られ
る。第４図はデータ及びサンプリングのタイミング関係
をエラー条件と共に示したものである。第１図のシステ
ムには、通常のパリティ検査及びＬＲＣでは検出が困難
な２種類の雑音エラーが生じ得る。第１の型のエラーは
、雑音が誤ってクロック信号として扱われたときに生じ
る。

その結果、同じデータ・バイトが２回又は３回サンプル
されてしまうことがある。たとえば同じデータ・バイト
が３回サンプルされると、これは水平方向のＬＲＣにお
いて二重エラーの形で現われるが、通常のＬＲＣでは、
二重エラーはエラーなしとみなされる場合がある。第２
の型のエラーは、逆方向の雑音によって完全なクロック
・サイクルが抑止されたときに生じる。

これは、同じデータ・バイトが２以上のクロツク・サイ
クルにわたってサンプル・レジスタに保持されている可
能性があることを意味する。このような状態が生じると
、レジスタ中のデータ・バイトのパリティが正しくても
、水平方向のＬＲＣで検出不能な二重エラーが生じ得る
。特にレジスタが受信クロック・サンプル源とハードウ
ェア内部クロツクとの間の同期インターフェースとして
使用される場合には、この第２の型のエラーを考慮しな
ければならない。上述のようなエラーが生じる可能性を
できるだけ小さくするため、本発明では下記の表１に示
すようなフレーム構成が採用された。

第１表 各フレームは洲十１個のデータ・バイト及び１個のＬＲ
Ｃバイトを含み、各バイトには偶数パリティ脚及び奇数
パリティ（０）が交互に割当てられる。

ＬＲＣは縦方向に並んだバイト０〜州を藤方向に検査し
、パリティＥ及び０はバイトを縦方向に検査する。ハー
ドウェアに関しては、例えば１つのトグル・フリツプフ
ロップを付加するだけで、偶数パリティ及び奇数パリテ
ィの発生及び検査を同じ回路で行なうことができる。バ
イト毎に偶数パリティ及び奇数パリティを交互に割当て
ると、デ−タ線及びパリティ線が変化しないスタツク型
のエラーを検出できる。ＬＲＣの発生及び検査を同じＬ
ＲＣ回路で行なえる。フレームの実例を下記の表２に示
す。

表 ２ 表２の例では、フレームは１ｇ固のデータ・バイト（バ
イト０〜１８）及び１個のＬＲＣバイト（バイト１９）
から成っている。

表２の左端及び下端の数字は、各々水平（行）方向及び
垂直（列）方向における“１”の数を表わしている。上
記フレ−ムにおいては、ＬＲＣバイトの各ビットは奇数
パリティになっているが、もちろん偶数パリティでもよ
い。周知のように、偶数パリティは“１”の総数が偶数
になるようにパリティ・ビットの値を決めるものであり
、奇数パリティはそれが奇数になるようにパリティ・ビ
ットの値を決めるものである。例えば、表２のバイト３
は３個の“１”を含んでいるが、割当てられたパリティ
は偶数パリティＥであるから“１”の総数が偶数即ち４
になるように、“１”のパリティ・ビットが付加される
。次に第５図を参照しながら、送信ユニット６の詳細に
ついて説明する。

送信ユニット６は、線６８上のサンプル信号に応答して
母線７上のデータ・バイトをデータ・レジスタ８川こ取
込む。またサンプリング時には、データ・バイトはＬＲ
Ｃ回路８３で累算され、更に奇数パリティ発生回路８５
にも入力される。奇数パリティ発生回路８５は、受取っ
たデータ・バイトから奇数パリティ・ビットを発生して
アンド回路８７に供給する。これに対し、アンド回路８
８は反転された奇数パリティ・ビット即ち偶数パリティ
・ビットを受取る。何れのパリティ・ビットが出力され
るかは、線６６上の偶数パリティ・ゲート信号及び線６
７上の奇数パリティ・ゲート信号によって決まる。マイ
クロプロセッサ１２の送信制御回路６１は、これらのゲ
ート信号を交互に発生する。アンド回路８７又は８８か
ら出力されたパリティ・ビットはパリティ保持ラッチ８
６にラッチミれ、次いでゲート８９及び９０へ出力され
る。ゲート９０は、データ・バイトを送信すべきときに
線７２へ発生されるデータ・ゲート信号に応答して、デ
ータ・レジスタ８０からのデ−夕・バイト及びパリティ
保持ラッチ８６からのパリティ・ビットを駆動回路８４
の方へ通過させる。

これに対しゲート８６は、ＬＲＣバイトを送信すべきと
きに線７１へ発生されるＬＲＣゲート信号に応答して、
ＬＲＣ回路８３からのＬＲＣバイト及びパリティ保持ラ
ツチ８６からのパリティ・ビットを駆動回路８４の方へ
通過させる。駆動回路８４は、受取ったバイト及びパリ
ティ・ビットを線７０上の送信クロツクと共に母線８へ
送り出す。第６図に示した受信ユニット５は、他のステ
ーションから送られてきたクロック信号及びパリティ付
きのデータ・バイト（又はＬＲＣバイト）を入力母線９
を介して受信回路９８に受取る。クロック信号は同期の
ためにフェーズ・ロック型の発振器（ＰＬＯ）１０３に
送られる。ＰＬＯＩ０３は受信クロック信号に同期した
内部クロック信号を発生して、カウンタ１０２及び奇数
／偶数トリガ１０４を付勢する。カウソタ１０２はＰＬ
ＯＩ０３からの内部クロック信号の数貝０ち入力バイト
の数をカウントし、奇数／偶数トリガ１０４は内部クロ
ック信号に応答して奇数信号及び偶数信号を交互に発生
する。表２の例では、最初に奇数信号が発生される。８
ビットの受信バイト（データ又はＬＲＣ）は入力レジス
タ９９、ＬＲＣ回路１００及びパリティ検査回路１０７
へ送られる。

ＬＲＣ回路１００は、各受信バイトを累算してゆき、最
後にＬＲＣバイトが受信されたときにその出力が全ゼロ
であれば、ＬＲＣエラーは生じていない。パリティ検査
回路は、受信バイトから発生したパリティ・ビットと受
信パリティ・ビットとを比較して、パリティ・エラーが
生じているか否かを調べる。もしパリティ・エラーが検
出されると、パリティ検査回路１０７の出力アンド回路
１０５又は１０６が条件付けられ、オア回路１０８を介
して線７５にエラー信号を発生する。受信パリティ・ビ
ットはＬＲＣパリティ・トリガ１１２にも供給される。

ＬＲＣパリティ・トリガ１ １ ２は、ＬＲＣバイトの
ために受信パリティ・ビットを累算する。ＬＲＣサンプ
ル時のトグル・パルスはアソド回路１１６から供給され
る。かくしてＬＲＣパリティ・トリガ１ １ ２の出力
は、最終ＬＲＣを検査するゼロ比較回路１０１への条件
付き入力として働く。ＬＲＣバイトがＬＲＣ回路１００
１こ受取られたとき、その出力がゼロでなければ、ゼロ
比較回路１０１は不一致信号を発生する。この不一致信
号は、オア回路１０８を介してエラー信号として線７５
へ出力される。遅延回路１１３及び反転回路１１５は、
アンド回路１ １ ６が適切なタイミングでＬＲＣパリ
テイ・トリガ１１２のための１つのトグル・パルスを発
生できるようにするためのものである。入力レジスタ９
９は、受信回路９８からのデータ・バイト及びパリティ
検査回路１０７からのパリティ・ビット（第６図の例で
は奇数パリティ）を母線７へ出力する。なお、図には示
していないが、パリティ・ビット付きのバイトをビット
単位で直列に伝送する場合には、送信ユニット６の出力
部に並直列変換回路を設け、受信ユニット５の入力部に
直並列変換回路を設けておけばよい。

【図面の簡単な説明】

第１図は本発明を適用し得るデータ伝送システムの一例
を示すブロック図、第２図はコントローラ４の概略を示
すブロック図、第３図はマイクロプロセッサ１２の概略
を示すブロック図、第４図はデータのエラー状況を示す
波形図、第５図は送信ユニット６の構成を示すブロック
図、第６図は受信ユニット５の構成を示すブロック図で
ある。 第１図第２図 第４図 第６図 第３図 第５図

Claims (1)

1. 【特許請求の範囲】 １ 下記の（イ）乃至（ト）を送信側に設け、下記の（
   チ）乃至（ヲ）を受信側に設けたことを特徴とするエラ
   ー検査システム。 （イ） 送信すべき複数のデータ・バイトを供給する手
   段。 （ロ） 前記データ・バイトを受取って保持するデータ
   ・レジスタ。 （ハ） 前記データ・バイトからＬＲＣバイトを生成す
   るＬＲＣ回路。 （ニ） 前記データ・バイト毎に所定のパリテイ・ビツ
   トを発生するパリテイ発生回路。 （ホ） 前記データ・バイトごとに奇数パリテイ・ゲー
   ト信号及び偶数パリテイ・ゲート信号を交互に発生し、
   所定数のデータ・バイトのあとで前記ＬＲＣバイトを送
   信するときにＬＲＣゲート信号を発生する送信制御回路
   。 （ヘ） 前記奇数パリテイ・ゲート信号及び前記偶数パ
   リテイ・ゲート信号に応答して前記パリテイ・ビツト及
   び反転されたパリテイ・ビツトを交互に出力するゲート
   手段。 （ト） 常時は前記データ・レジスタからのデータ・バ
   イト及び関連するパリテイ・ビツトを送信し、前記ＬＲ
   Ｃゲート信号が発生されると前記ＬＲＣ回路からのＬＲ
   Ｃバイトを送信する送信手段。 （チ） 前記関連するパリテイ・ビツトを付加された前
   記所定数のデータ・バイト及び前記ＬＲＣバイトを受信
   する受信回路。 （リ） 前記受信回路からデータ・バイト及び関連する
   パリテイ・ビツトを受取って、奇数パリテイ検査及び偶
   数パリテイ検査を交互に行なうパリテイ検査回路。 （ヌ） 前記受信回路から前記所定数のデータ・バイト
   及び前記ＬＲＣバイトを順次に受取って検査するＬＲＣ
   検査回路。 （ル） バイト数をカウントして、前記ＬＲＣ検査回路
   から検査結果を出力させるためのＬＲＣサンプル信号を
   発生する受信制御回路。 （ヲ） 前記パリテイ検査回路及び前記ＬＲＣ検査回路
   の出力を受取るエラー表示手段。