JPS61109155A - パリテイ検出回路 - Google Patents
パリテイ検出回路Info
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- JPS61109155A JPS61109155A JP59230843A JP23084384A JPS61109155A JP S61109155 A JPS61109155 A JP S61109155A JP 59230843 A JP59230843 A JP 59230843A JP 23084384 A JP23084384 A JP 23084384A JP S61109155 A JPS61109155 A JP S61109155A
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- JP
- Japan
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- circuit
- signal
- parity
- gate
- odd
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、集積回路におけるデータのシリアル転送の
際のパリティ検出回路忙関するものである。
際のパリティ検出回路忙関するものである。
従来、この種の回路圧は、パリティ・イネーブルビット
や奇数パリティにするか、偶数パリティにするかの選択
ビットχ設けている。そし工、パリティ検出をする場合
、置数か偶数かのパリティ検出7行い、不一致ならばエ
ラーフラグtセントするようKなっている。
や奇数パリティにするか、偶数パリティにするかの選択
ビットχ設けている。そし工、パリティ検出をする場合
、置数か偶数かのパリティ検出7行い、不一致ならばエ
ラーフラグtセントするようKなっている。
上記のような従来のパリティ検出回路では、回路面積が
非常忙大きくなりすぎ、そのため集積回路のチップサイ
ズを大きくしてしまうという問題点があった。
非常忙大きくなりすぎ、そのため集積回路のチップサイ
ズを大きくしてしまうという問題点があった。
この発明は、上記のような問題点を解消するためになさ
nたもので、集積回路の本ツプサイズヶできるだけ小さ
くできるパリティ検出回路l得ることン目的とするもの
である。
nたもので、集積回路の本ツプサイズヶできるだけ小さ
くできるパリティ検出回路l得ることン目的とするもの
である。
この発明のパリティ検出回路は、集積回路においてンリ
アル忙受信さVるデータのI11″または0″の数tカ
ワントし、その数が奇数であるか、偶数であるか乞判別
する奇偶判定回路と、この奇偶判定回路の内容に応じて
パリテイ・フラグをセットするパリテイ・フラグ回路と
で構成さnる。
アル忙受信さVるデータのI11″または0″の数tカ
ワントし、その数が奇数であるか、偶数であるか乞判別
する奇偶判定回路と、この奇偶判定回路の内容に応じて
パリテイ・フラグをセットするパリテイ・フラグ回路と
で構成さnる。
この発明忙おいては、奇偶判定回路によってシリアルに
受信さnるデータの”1”またはθ″の数がカクントさ
n、その数が奇数であるか偶数であるかが判定さn、こ
の奇偶判定回路の出力でパリテイ・フラグ回路がパリテ
イ・フラグZセットする。
受信さnるデータの”1”またはθ″の数がカクントさ
n、その数が奇数であるか偶数であるかが判定さn、こ
の奇偶判定回路の出力でパリテイ・フラグ回路がパリテ
イ・フラグZセットする。
第1図はこの発明の一実施例〉示すもので、1は受信デ
ータの1”の数により変化する奇偶判定回路で、2はこ
の奇偶判定回路1の結果ン取り込むパリテイ・フラグ回
路である。
ータの1”の数により変化する奇偶判定回路で、2はこ
の奇偶判定回路1の結果ン取り込むパリテイ・フラグ回
路である。
3.8はインバータ、4.7は2人力のナントゲートで
ある。5.6.9.10はトランスミッションゲートで
あり、互いに反転関係にある信号A。
ある。5.6.9.10はトランスミッションゲートで
あり、互いに反転関係にある信号A。
信号A等忙よりオン、オフが制御さnる。
インバータ3の出力は、ナントゲート4の入力忙接続さ
j、また、トランスミッションゲート5忙接続さnる。
j、また、トランスミッションゲート5忙接続さnる。
トランスミッションゲート5は、信号Aが”l”のとき
オン状態となり、ナントゲート7の一方の入力に、イン
バータ3の出力を接続する。トランスミッションゲート
5は、信号Aが10″のときオフ状態となる。
オン状態となり、ナントゲート7の一方の入力に、イン
バータ3の出力を接続する。トランスミッションゲート
5は、信号Aが10″のときオフ状態となる。
ナントゲート4のもう一方の入力はリセット信号REK
接続さn、出力はトランスミッションゲート6に接続さ
nる。トランスミッションゲート6は、信号Aが”1″
のときオン状態となり、ナントゲート4の出カン、イン
バータ3の入力に接続する。トランスミッションゲート
6は、信号Aが“O”のときオフ状態となる。
接続さn、出力はトランスミッションゲート6に接続さ
nる。トランスミッションゲート6は、信号Aが”1″
のときオン状態となり、ナントゲート4の出カン、イン
バータ3の入力に接続する。トランスミッションゲート
6は、信号Aが“O”のときオフ状態となる。
ナントゲート7のもう一方の入力はリセット信号REK
接続′:8n、出力はインバータ8の入力と接続される
。インバータ8の出力は、トランスミッションゲ−)9
Km続さnる。トランスミッションゲート9は、信号A
が11”のときオン状態となり、インバータ8の出力χ
、す/トゲードアの入力に接続する。トランスミッショ
ンゲート9は、信号Aが0″のときオフ状態となる。イ
ンバータ8の出力は、トランスミッションゲート10に
も接続さnる。トランスミッションゲート10は、信号
゛Aが11″のときオン状態となり、インバータ1の出
カンインバータ30入力に接続する。トランスミッショ
ンゲート10は、信号Aが10″のときオフ状態となる
。
接続′:8n、出力はインバータ8の入力と接続される
。インバータ8の出力は、トランスミッションゲ−)9
Km続さnる。トランスミッションゲート9は、信号A
が11”のときオン状態となり、インバータ8の出力χ
、す/トゲードアの入力に接続する。トランスミッショ
ンゲート9は、信号Aが0″のときオフ状態となる。イ
ンバータ8の出力は、トランスミッションゲート10に
も接続さnる。トランスミッションゲート10は、信号
゛Aが11″のときオン状態となり、インバータ1の出
カンインバータ30入力に接続する。トランスミッショ
ンゲート10は、信号Aが10″のときオフ状態となる
。
11.12.13は2人力のナントゲートであり、ナン
ドデー)12.13で7リツプ・フロップが構成さnる
。14はインバータである。Bけナントゲート7の出力
で、ナントゲート11の入力忙接続さnている。ナント
ゲート11のもう一方の入力は、ライト信号Wが入力3
nてぃて、出力はナントゲート12の入力に接続さrて
いる。
ドデー)12.13で7リツプ・フロップが構成さnる
。14はインバータである。Bけナントゲート7の出力
で、ナントゲート11の入力忙接続さnている。ナント
ゲート11のもう一方の入力は、ライト信号Wが入力3
nてぃて、出力はナントゲート12の入力に接続さrて
いる。
ナントゲート12のもう一方の入力はナントゲート13
の出力に接続さnて、ナントゲート12の出力はナント
ゲート13の一方の入力に接続3nる。ナントゲート1
3のもう一方の入力には、クリア信号CLが入力さnる
。ナントゲート13の出力は、インバータ14の入力に
接続さrている。
の出力に接続さnて、ナントゲート12の出力はナント
ゲート13の一方の入力に接続3nる。ナントゲート1
3のもう一方の入力には、クリア信号CLが入力さnる
。ナントゲート13の出力は、インバータ14の入力に
接続さrている。
Cはインバータ14の出力で、パリテイ・フラグである
。
。
第2図は第1図の実施例の動作説明のためのタイミング
チャートである。この図で、データDは“0″レベルの
スタートビットχ持つ8ピントデータとし、各ビットY
Do 〜D7で表わしかつ8ビット全部が1″の場合と
する。CLOは受信クロック信号、Aは前記受信データ
DY半すイクル遅nで反転させた信号、τは前述したよ
5VC信号Aと互に反転関係にあり、信号Aと受信りp
ツク信号CLOとのナンドZとることによって得らnる
。
チャートである。この図で、データDは“0″レベルの
スタートビットχ持つ8ピントデータとし、各ビットY
Do 〜D7で表わしかつ8ビット全部が1″の場合と
する。CLOは受信クロック信号、Aは前記受信データ
DY半すイクル遅nで反転させた信号、τは前述したよ
5VC信号Aと互に反転関係にあり、信号Aと受信りp
ツク信号CLOとのナンドZとることによって得らnる
。
受信クロック信号CLOはデータDのスタートビットに
より”1”から0”に立ち下がり、動作暑開始し、デー
タDの受信が完了すると61″でストップする。また、
データDは通常”1”であり、”1’からO″のスター
トビットによりはじまり、スタートピント後の8ピント
χデータとしている。出力Bは、通常、リセット信号R
EかONのため1′であり、信号Aの立上りごとに変化
する。
より”1”から0”に立ち下がり、動作暑開始し、デー
タDの受信が完了すると61″でストップする。また、
データDは通常”1”であり、”1’からO″のスター
トビットによりはじまり、スタートピント後の8ピント
χデータとしている。出力Bは、通常、リセット信号R
EかONのため1′であり、信号Aの立上りごとに変化
する。
次に動作につい工説明する。
まず、受信の場合を考えろ。
受信乞スタートさせると同時K、クリア信号CLは一度
”O”K落ち、直ちに”l’になるものである。
”O”K落ち、直ちに”l’になるものである。
ライト信号Wは、受信データン集積回路のデータバスに
ライトするための信号で、受信完了時のみl″となるパ
ルス奮発生し、通常はO”となっている。そのため、受
信ンスタートさせるとパリテイ・フラグCは、少なくと
も受信l完了するまでは0″である。
ライトするための信号で、受信完了時のみl″となるパ
ルス奮発生し、通常はO”となっている。そのため、受
信ンスタートさせるとパリテイ・フラグCは、少なくと
も受信l完了するまでは0″である。
リセット信号REは通常は0″であり、受信タスタート
させると”1”になり、受信が完了するまで11″を保
つ。したがって、受信スタート時点で、アンドゲート7
の出力Bは1”となっている。
させると”1”になり、受信が完了するまで11″を保
つ。したがって、受信スタート時点で、アンドゲート7
の出力Bは1”となっている。
ところで、信号Aは通常″O″で、受信するデータがl
”であるごとに、”0’″から“l″のパルス奮発生す
るものであり、前述したように、信号AとAは反転関係
vcある。
”であるごとに、”0’″から“l″のパルス奮発生す
るものであり、前述したように、信号AとAは反転関係
vcある。
信号3番tこの信号τの60″から”1′の立ち上りご
とK”l”から10”あるいは0″から”1”へと変化
する。
とK”l”から10”あるいは0″から”1”へと変化
する。
ここで、信号Xのパルス数を受信データのr”l”の数
+1」とすると、受信データの61の数が奇数の時、信
号Bは1″となる。そして、受信完了と同時にライト信
号Wが”1″となるため、パリテイ・フラグCは”1″
となる。また、受信データの“l”の数が偶数の時は、
信号Bは0゜′となる。したがって、受信完了と同時に
ライト信号Wが1”となっても、パリテイ・フラグCは
変わらず10″のままとなる。
+1」とすると、受信データの61の数が奇数の時、信
号Bは1″となる。そして、受信完了と同時にライト信
号Wが”1″となるため、パリテイ・フラグCは”1″
となる。また、受信データの“l”の数が偶数の時は、
信号Bは0゜′となる。したがって、受信完了と同時に
ライト信号Wが1”となっても、パリテイ・フラグCは
変わらず10″のままとなる。
すなわち、この例ではデータDの8ピントがすべて1″
であるから”1”の数は偶数となり、パリテイ・フラグ
Cは0″であり、こ−で8ビツトの11″の数が奇数、
例えば最後のビットD0が0″ならば信号Aの”1″が
1つ少なくなり、したがって、出力Bは第2図の点線の
ようK ”i”となり、パリテイ・フラグCは”1″と
なる。
であるから”1”の数は偶数となり、パリテイ・フラグ
Cは0″であり、こ−で8ビツトの11″の数が奇数、
例えば最後のビットD0が0″ならば信号Aの”1″が
1つ少なくなり、したがって、出力Bは第2図の点線の
ようK ”i”となり、パリテイ・フラグCは”1″と
なる。
このように、受信データを受信完了直後に、その受信し
たデータの”1″の数が奇数の時は、パリテイ・フラグ
ay″1” K L、、偶数の時は、パリテイ・フラグ
Cは@0″のままにしておくことができる。この結果、
このようなパリテイ・フラグCKよつ℃パリティ検出が
可能となる。
たデータの”1″の数が奇数の時は、パリテイ・フラグ
ay″1” K L、、偶数の時は、パリテイ・フラグ
Cは@0″のままにしておくことができる。この結果、
このようなパリテイ・フラグCKよつ℃パリティ検出が
可能となる。
なお、以上は受信の場合7考えたが、送信の場合も同様
な回路によりパリティ検出は可能である。
な回路によりパリティ検出は可能である。
例えば、ライト信号W′lt送信完了信号にして送信を
完了すると同時J@1″となるパルスを発生させnばよ
い。また、信号Aは送信データが11”であるとと忙、
10”から”l”へのパルスを発生する信号とすnばよ
い。さらK、受信でも送信でも、転送さnるデータ中の
”1”の数あるいは′O″の数が奇数の場合K、パリテ
ィ・7ラグC’!j”l″にセントするか、あるいは偶
数の場合に”1″にセットするかのいすnの場合も、同
様な回路忙より容易に実現できる。
完了すると同時J@1″となるパルスを発生させnばよ
い。また、信号Aは送信データが11”であるとと忙、
10”から”l”へのパルスを発生する信号とすnばよ
い。さらK、受信でも送信でも、転送さnるデータ中の
”1”の数あるいは′O″の数が奇数の場合K、パリテ
ィ・7ラグC’!j”l″にセントするか、あるいは偶
数の場合に”1″にセットするかのいすnの場合も、同
様な回路忙より容易に実現できる。
この発明は以上説明したとおり、データ中の”1″の数
あるいは@0”の数の奇数または偶数7判別する奇偶判
定回路と、この奇偶判定回路の内容に応じパリテイ・フ
ラグを出力するパリテイ・フラグ回路とで構成できるの
で、集積回路の回路図積を非常に小さくでき、パリティ
検出機構を持つ集積回路のチンプサイズヶ非常に縮小で
きる効果がある。
あるいは@0”の数の奇数または偶数7判別する奇偶判
定回路と、この奇偶判定回路の内容に応じパリテイ・フ
ラグを出力するパリテイ・フラグ回路とで構成できるの
で、集積回路の回路図積を非常に小さくでき、パリティ
検出機構を持つ集積回路のチンプサイズヶ非常に縮小で
きる効果がある。
第1図はこの発明によろパリティ検出回路の一実施例〉
示す図、第2図は第1図の実施例の動作説明のためのタ
イミングチャートである。 図中、1は奇偶判定回路、2はパリテイ・フラグ回路、
3,8.14はインバータ、4. 7,11゜12.1
3はナントゲート、5,6.9.10はトランスミッシ
ョンゲートである。 代理人 大巻 増雄 (外2名) 手続補正書(自発) 3.補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者片山仁八部 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号5
、補正の対象 明細書の発明の詳細な説明の欄および図面。 6、補正の内容 (1)明細書第6頁4行の「Aは」を、rljよ」と補
正する。 (2)同じ(第6頁6行の「信号A」を、「信号E」と
補正する。 (3)同じく第6頁7行の「ナンド・」を、「ノア」と
補正する。 (4)同じく第6頁11行の「データDは通常“1”で
あり、」を、「受信データDは受信しない時は1”の状
態を保ち、」と補正する。 (5) 同じく第6頁12行の[スタートビット(こ
よりはじまり、」4を、「スタートビットを受信するこ
とにより受信が始まり、」と補正する。 (6)同じ(第6頁14行の「リセット信号REか」を
、「リセット信号REが」と補正する。 (7)同じく第6頁15行の「であり、信号A」ヲ、「
テあり、REが“1”になると信号A」と補正する。 (8)同じく第7頁9行の「アンドゲート」を、「ナン
ドゲ−1・」と補正する。 (9) 同じく第8頁9行の「ピッ+−D o Jを
、[ピッ+−D、Jと補正する。 (10)第2図を別紙のように補正する。 以 上 −29:
示す図、第2図は第1図の実施例の動作説明のためのタ
イミングチャートである。 図中、1は奇偶判定回路、2はパリテイ・フラグ回路、
3,8.14はインバータ、4. 7,11゜12.1
3はナントゲート、5,6.9.10はトランスミッシ
ョンゲートである。 代理人 大巻 増雄 (外2名) 手続補正書(自発) 3.補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目2番3号名
称 (601)三菱電機株式会社代表者片山仁八部 4、代理人 住 所 東京都千代田区丸の内二丁目2番3号5
、補正の対象 明細書の発明の詳細な説明の欄および図面。 6、補正の内容 (1)明細書第6頁4行の「Aは」を、rljよ」と補
正する。 (2)同じ(第6頁6行の「信号A」を、「信号E」と
補正する。 (3)同じく第6頁7行の「ナンド・」を、「ノア」と
補正する。 (4)同じく第6頁11行の「データDは通常“1”で
あり、」を、「受信データDは受信しない時は1”の状
態を保ち、」と補正する。 (5) 同じく第6頁12行の[スタートビット(こ
よりはじまり、」4を、「スタートビットを受信するこ
とにより受信が始まり、」と補正する。 (6)同じ(第6頁14行の「リセット信号REか」を
、「リセット信号REが」と補正する。 (7)同じく第6頁15行の「であり、信号A」ヲ、「
テあり、REが“1”になると信号A」と補正する。 (8)同じく第7頁9行の「アンドゲート」を、「ナン
ドゲ−1・」と補正する。 (9) 同じく第8頁9行の「ピッ+−D o Jを
、[ピッ+−D、Jと補正する。 (10)第2図を別紙のように補正する。 以 上 −29:
Claims (1)
- 集積回路におけるデータのシリアル転送におけるパリテ
イ検出を行うパリテイ検出回路において、前記データ中
の“1”の数、あるいは“0”の数の奇数または偶数を
判別する奇偶判定回路と、この奇偶判定回路の内容に応
じパリテイ・フラグを出力するパリテイ・フラグ回路と
からなることを特徴とするパリテイ検出回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59230843A JPS61109155A (ja) | 1984-11-01 | 1984-11-01 | パリテイ検出回路 |
KR1019850006768A KR900000703B1 (ko) | 1984-11-01 | 1985-09-16 | 패리티(parity) 검출회로 |
US06/793,293 US4747106A (en) | 1984-11-01 | 1985-10-31 | Parity checker circuit |
DE19853538808 DE3538808A1 (de) | 1984-11-01 | 1985-10-31 | Paritaetspruefer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59230843A JPS61109155A (ja) | 1984-11-01 | 1984-11-01 | パリテイ検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61109155A true JPS61109155A (ja) | 1986-05-27 |
Family
ID=16914153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59230843A Pending JPS61109155A (ja) | 1984-11-01 | 1984-11-01 | パリテイ検出回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4747106A (ja) |
JP (1) | JPS61109155A (ja) |
KR (1) | KR900000703B1 (ja) |
DE (1) | DE3538808A1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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US5691996A (en) * | 1995-12-11 | 1997-11-25 | International Business Machines Corporation | Memory implemented error detection and correction code with address parity bits |
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1984
- 1984-11-01 JP JP59230843A patent/JPS61109155A/ja active Pending
-
1985
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- 1985-10-31 US US06/793,293 patent/US4747106A/en not_active Expired - Lifetime
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