JPS602813B2 - コンピュ−タ間通信方法及びそのシステム - Google Patents

Description

【発明の詳細な説明】 この発明は複数のデータ・ラインを介して行なうディジ
タル・データのコンピュータ問題信に関し、特にソフト
ウェアの処理を少くし、送受信機における最少のハード
ウェアをもって、エラーが発生したときにその修正のた
めにそのエラーを送信プロセッサに送還し、検知された
エラーが疹正されるまで次のデータの送信を禁止するよ
うにしてビ、ットごとのエラー検知と送信されたディジ
タル・エラーの修正とを行なうための新規な方式の提供
に関する。

多重プロセッサ・システムと遠隔端末装置間でデータ通
信を行なう電気通信方式の使用の増加に伴ない、爾来、
データ量が増加するとそのデータは、１つのプロセッサ
から完全２重システム間を送信中に発生する「伝送中の
」データ・エラーを検知し修正するために適当なエラー
検知及び修正能力を有する他のフ。

。セッサへ送信しなければならなくなる。直列ビット・
バィＧビット手法を有する先行技術の完全２重システム
の１つはＩＢＭ社によって同期データ・リンク制御（Ｓ
ＤＬＣ）と呼ばれ、データ処理システムの通信処理手段
として広く利用されている。

ＳＤＬＣシステムのエラー修正は１デー夕・ブロック当
り可変数のデータ。バイトを有する様式基準で行なわれ
もエラーが検知される前に全バイト又はデータ・ワード
が送信されなければならないのでブロック長の変化及び
エラー修正の遅延が発生することになる。この発明では
エラーはビット・バィ。ビットで検知され、ビット流の
ワード単位で修正され、先行技術にみられるように１０
又は１５ビット後、又は全データ・ブロックが送信され
た後では行なわれない。米国特許第３９１２８７２餅ま
メッセージとアドレスの両情報用として送信されるため
の各データ・ビットを使用する多重化方式が記載されて
いる。

エラー検知及び修正がビット・バィ・ビット方式以外の
方式で行なわれる先行技術のエラー修正方式は米国特許
第３６８００５３号、第３７鼠２１７号及び第３３７８
８２び号‘こ記載されている。この発明によるビット基
準通信方法及びびその装置は２又はそれ以上のデータ処
理装置間のデータ伝送用として開示するものである。

それは比較のためにッルー（ｔｒｕｃ、非反転）データ
とコンブリメンタリ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ、反
転）データとを直列にワイヤ・ライン上を送信し、各送
信されたビットとデータ婦線上を帰還した同一ビットと
を比較することにより事実上瞬間的なエラー検知とエラ
ー修正とを行なうものである。比較されたデータ。ビッ
トが同一極性であればエラーを表示し、非同一極性であ
れば正しいデータ送信を表わす。この発明による新規な
エラー検知・修正回路は送信中のすべてのエラーを検知
し〜データの割込みを禁止し、送信されたメッセージの
残りのデータ・ビットを反転し、再送層又はソフトウェ
ア。ルーチソによってエラーが修正されるまで、ビット
−バィ・ビット基準で、前述の反転データを送信機へ返
還し、それと遅延された送信データとを比較して送信論
理回路をエラー状態に設定する。この方式は受信機のパ
リティ作成及びパリティ。チェック、時間との関係にお
けるパターン内の余分なビットの発生及びビットの欠落
の両者の受信機による検知、１ビット遅延された送信デ
ータと受信機からの帰還データとの比較によるビットご
とのエラーの検知、２重データ転送のビットごとの検知
、及びエラーが検知されたときに残りの転送サイクルに
対するエラー状態の設定などを組合わせ行なうものであ
る。従って、この発明の目的は、２又は２以上のデータ
処理装置間でデータを転送するために改良された完全２
重システムを提供することである。

この発明の他の目的は、データ通信システム用の改良さ
れたエラー検知方式及び方法を提供することである。こ
の発明の他の目的は、２又は２以上のコンピュータ間に
おけるビット基準のデータ通信装置及び方法を提供する
ことである。

更にこの発明の他の目的は多重処理装置システムにおけ
るエラーのないデータ通信を行なうために必要なソフト
ウェア処理量が少し、簡単なハードウェア構成を提供す
ることである。

次にこの発明の実施例を添付図面とともに詳細に説明す
る。

第１図はこの発明による完全２重処理装置間通信のデー
タ転送の簡略化したブロック線図である。

第１のコンピュータ（コンピュータＡ）は内部のプロセ
ッサ間送信論理回路１０２及びプロセッサ間受信論理回
路１０４によりそれぞれ同様な内部のプロセッサ間送信
及び受信論理回路１０８，１１０を有する第２のコンピ
ュータヘデータを直列に接続する。代表的なものとして
、送信されるデータは完全２重動作用として、バィナリ
同期モードの直列ビットリゞィ・ビット方式をとること
ができる。このように、コンピュータＡの送信インタフ
ェース及びコンピュータＢの送信ィンタフェ−スからの
同時送信が行なわれ、その送信速度は好ましくは撚２線
ラインから成るプロセッサ間ケーブル１１２，１１４，
１１６，１１８，１２０，１２２の長さによって異なる
。この発明の方式は特別なデータ通信方式にのみその使
用が制限されるものではないが、代表的な実施例として
は連続的オンライン処理能力を必要とする小売システム
について１次処理装置としてのコンピュータ１００及び
バックアップ処理装置としてのコンピュータ１０６とを
使用して構成される。１次処理理装置１００はバックア
ップ処理装置を周期的にアップデートし、１次処理装置
が故障の際にバックアップ処理装置は１次処理機能を受
取る。

スーパーマーケットにおける使用情況下において、１次
処理装置は販売時点管理（ＰＯＳ）端末機に接続される
１方、バックアップ処理装置は別個の処理装置として給
与計算及び在庫管理のような内部事務処理を実行する。
しかし処理装置間のりンクは常に維持されている。送信
インタフェース１０２は第３図及び第４図とともに詳述
されるように、コンピュータ１００の入出力（１′０）
インタフェース部１０２から内部的に１６ビット並列デ
ータ文字を受信し、その１６ビット。

データ文字をメッセージにホーマツト化し、コンピュー
タ１０６の受信インタフェースへそのメッセージをビッ
ト・バィ・ビットの直列方式で送信する。ッルー（非反
転）データ・ラインＡＩ１２は受信インタフェースに直
列データ・メッセージを搬送し、反転データ。ライン１
１４はコンピュータＢの受信インタフェースにデータ・
メッセージの補数を搬送する。受信機１１川ま補数デー
タの各ビットと反転しないデータのそれに相当するビッ
トとを内部で比較して送信エラーの検知を行なう。コン
ピュータＡからのクロツク・ライン１２４はコンピュー
タＡの送信部１０２からのデータ・クロックを搬送する
撚２線ケーブルであり、そのデータ・クロツクでコンピ
ュータ１０６の受信部１１川こデータをゲートする。帰
還データ・ラインは受信部１１０の受信インタフェース
によって使用され、コンピュータＡの送信インタフェー
スに帰還されるデータ・メッセージを更送信するライン
であり、帰還された各データ・ビットは送信エラーのチ
ェックを行なうために、１ビット遅延された送信データ
と比較される。このようにして、コンピュータＡの送信
インタフェースからコンピュータＢの受信インタフェー
スへのデ−タ送信は半２重送信リンクを形成し、完全２
重システムは前述のライン１１２，１１４，１１６，１
２４同様な方法でライン１１８，１２０，１２２，１２
６を介して送信インタフェース１０８から受信インタフ
ェース１０４にコンピュータＢで発生又は発信するデー
タを送信することによって完成する。ここでは、２重り
ンクの各片側の動作は同一であるからその片側の２重り
ンクのみを説明する。

コンピュータＢの受信部１１０は受信したデータをコン
ピュータＡの送信インタフェースに返送する一方、受信
した補数データのビット・バィ・ビットによる比較を行
なう。受信部１１０‘こよってエラーが検知された場合
には、帰還データ・ライン１ １６は送信機におけるエ
ラーとして検知されるようコンピュータＡの送信部１０
２が期待する状態である反対極性又は反転状態にセット
され、それ以上のデータ送信を中止させるように作用す
る。このように、送信サイクルの残りのサイクルについ
てエラー状態を設定する。第２図には２３ビット・メッ
セージの中にフオーマット化された代表的な１６ビット
・データ。

キャラクタが表わされている。メッセージは最初にレデ
ィ・ビット（ｒｅａｄｙ・ｂｉｔ）から矢印の方向に送
信され、次に１６ビット・データ・キヤラクタが続き（
最下位ビットから送信される）、更にそのキャラクタが
メッセージ流の最後のワードかどうかを表わすラスト・
ワード（ｌａｓｔＷｏｒｄ）ビットを送信し、続いて常
に論理１０１パターンである図示の如きフオーマットの
同期ビット、全メッセージ流が正しく受信されたことを
送信機に知らせるステータス（Ｓねｔｕｓ）ビット、偶
数パリティ’ビットと、最後に送信機及び受信機におい
て送信データのエラー・チェックを実行するために十分
な時間を与えるためにメッセージの終端部に加えられる
最後の２ビットから成る安全ビット等と続いて送信され
る。この２ビット分の余分な処理時間はデータが受信イ
ンタフェースによって受信されたときにエラー。チェッ
クのためにそのデータを送信機に返送するための時間と
して必要である。レディ。ビットは常に論理「ＩＪであ
り、ラスト・ワード・ビットは更にデータが続く場合に
は論理「０」であり、送信された１６ビット・データが
事実上最後のメッセージの場合には論理「１」とするこ
とができる。ステータス・ビットは送信機から送信され
る通常のビット状態の場合は論理「０」であり、データ
が送信されたことを通知する場合には論理「１」を使用
する。動作上、コンピュータＡの送信機ロジック１０２
はしディ・ビット（論理「１」）を含む前述の２３ビッ
ト・データ・メッセージの型式となるようデータ・キャ
ラクタを形式化する。

コンピュータＢの受信インタフェースがレディ・ビット
を検知すると受信機ロジック１１川ましディ・ビットを
受取り、コンピュータＡの送信インタフェースにレディ
。ビットを返送する１方、受信機を残るメッセージの受
信可能状態にする。返還されたレデＺィ・ビットの受信
に従い、コンピュータＡの送信機ロジック１０２は残る
キャラクタ・メッセージの送信を進める。データ・メッ
セージの各ビットはライン１２４のクロックとともに正
常及び補数状態同時に送信Ｚされ、ライン１２４のクロ
ックは各データ・ビットを受信するごとに受信機バッフ
ァの中にそれをシフトし、受信機ロジックは前述したよ
うに入メッセージとそれに相当する補数データの各ビッ
トとを比較することによりエラー・チェックを行な２う
。

各データ・ビットは補数ビットとは互いに反対磁性であ
るから、ハードウェアの故障か、又は雑音がデータと置
換えられなければエラー信号は発生しない。入データの
パリティ・チェックが行なわれ、論理「１」ビットの数
が正しいとメツセ２ージとして正しく受信されたことを
保証する。コンピュータＡの送信部１０２も送信された
ままの各ビットの状態を記憶し、それと帰還データ・ラ
イン１１６を介してコンピュータＢの受信機インタフェ
ースから送還された各相当するデータ・ビ３ットとを比
較することにより送信されたデータのェフー・チェック
を行なう。送信されたメッセージがエラー発生ないこ受
信されると、受信機バッファが満杯であり、データ・キ
ャラクタが受信データ・ライン上にあるということを表
わすため３に、受信機ロジック１１０がデータ割込を発
生する。この手順は、メッセージ・ブロックの最後のキ
ャラクタを送信するまで各データ・キャラクタについて
送信を繰返す。又送信機ロジック１０２によってプログ
ラム割込が発生し送信処理装置か４ら終了信号が送信さ
れた場合もデータ・キャラクタの送信の割込が行なわさ
れる。ラスト・ワード・ビットが受信機ィンタ・フェー
スで検知されるとデータ割込が発生され、メッセージの
終了状態が入力データ・ラインに挿入される。全メッセ
ージ・ブロックが正しく受信されると受信処理装置から
発信した承認信号が送信処理装置に送信される。承認信
号が、例えば１０〜２０ミリ秒以内の所定のタイム・フ
レーム中に受信されない場合には負の承認信号と認識さ
れ、送信処理装置は全メッセジ・ブロックを再送信する
。承認ビットはハードウェア構成から独立したそれ自身
のエラー・チェック構成を実行する手段を持つソフトウ
ェアで作られる。前述したように受信処理装置はライン
１１２と１１４とに互いに反対極性のデータを受信する
ことを期待し、コンピュータＢの受信インタフェースに
おける比較の結果、２つのビットが同じ極性であると認
められた場合は、受信機エラー・ロジックはそれをエラ
ーと認め、すべてのデータ割込を禁止し、帰還データ。

ライン１１６上にあるメッセージの残りのデータ・ビッ
トのすべては反転されてコンピュータＡの送信インタフ
ェースに誤り極性の返還データ。ビットを送信し始める
。その返還されたデータ。ビットが送信機ロジックでエ
ラー状態を設定する。そのような送信機におけるエラー
状態は送信を停止し、プログラム割込の発生を中止し、
処理装置へ発信する送信エラー状態を発生する。データ
・キャラクタにエラーが発生すると、エラーのデータ・
キャラクタは受信処理装置へ引き続きデータの綾綾を試
みるために送信される。そのような再送信は、システム
・ソフトウェアによって他の処置がとられるまで、所定
数、例えば７回線返えされる。前述したところから明ら
かなように、エフー。チェックはビット・バイ・ビット
基準で行なわれ、ヱラー修正はワ−ド単位の基準で行な
われる。この方法はエラーを疹正する前に完全な又は或
るセグメント全部のキャラクタ・ブロックを送信するこ
とを必要としない。これは先行技術のシステムにおける
ものと比較して相当な処理時間の節約となる。第３図の
ブロック線図はコンピュータＡの送信ロジック１０２で
あり、コンピュータＢの送信ロジック１０８と同一であ
る。

同様にして、第４図はコンピュータＢの受信ロジック１
１０であり、コンピュータＡの受信ロジックと同一であ
る。データはコンピュータＡから入力データ・ライン２
００を介して１６ビット・キャラクタの型で並列に接続
され、「ラスト・キヤラクタ・ビット」はライン２０２
を介してそれぞれ並列・直列レジスタ２０４に接続され
、そのデータは最下位ビットから直列に送信機マルチプ
レクサ２０６にシフトされるまでそこに記憶されている
。ッルー（不反転）データはマルチプレクサ２０６で受
信され、ライン２０８を介してツルー・ナータ送信機２
１０‘こ接続され、更に撚２線ケーブル１１２を介して
コンピュータＢのデータ受信機へ送信される。

このデータの直列転送は送信レジス夕２０４をクロツク
するタイミング制御器２１４とともに動作する処理装置
インターフェース及び制御ロジック２１２で制御される
。同様にして、反転データはコンピュータＢの桶数デー
タ受信機へ撚２線ケーブル１１４により補数データ送信
機２１６を介して送信される。第４図とともに説明され
るように、ッルー・データと補数データとはコンピュー
タＢで比較される。コンピュータＢのエラー検知回路は
ツルー・ナータとその反対犠性から成る桶数データ・ビ
ットとの受信を期待するようにセットされる。

ェフー・検知回路がッルー・ビットとその反対極性の補
数ビットとを検知した場合は、入ッルー・７ータはツル
ー・データ受信機３００を介してコンピュータＢのイン
タフェース制御ｏジツク３０４とタイミング制御器３１
８の制御により直列・並列受信機レジスタ３０２に接続
される。更にデータはデータ・ライン３０６を介してコ
ンピュータＢに内部的に転送される。受信機３００と３
０８におけるッルー及び反転データ・ビットがそれぞれ
ッルー及び補数データ・ライン１１２・１１４上で同極
性の場合（エラー状態）はエラー・ロジックがそれをエ
ラーと認め、すべてのデータを禁止し、メッセージの残
るデータ・ビットを中断して反転する。エラー検知は排
他的オア・ゲート３１０で行なわれ、すべてのエラー検
知に応答して出力を発生し、その出力はオア・ゲート３
１２の入力に接続される。オア・ゲート３１２において
は、メッセージ・エラー検知信号及び３ビット・パリテ
ィ・エラー信号がオア・ゲートされる。そのため、オァ
・ゲートの出力はメッセージ転送エラーか、又はパリテ
ィ検知回路３１４から派生されるパリティ・エラーのい
ずれかを表わすことになる。前述したエラー状態におい
ては、ェフー・ラツチ・フリツプ・フロツブ３１６は受
信データの速度でタイミング制御器３１８でクロックさ
れ、反対極性（補数極性）にセットされる。入橘数デー
タは半ビットだけ遅らされ、アンド・ゲ−ト３２０を介
してインタフェース・〇ジツク３０４の制御に従いクロ
ックされ、ェフ−・ラッチ３１６の出力が接続されてい
る他の入力を有する排他的オア・ゲート３２２において
帰還データ入力を成形する。オア・ゲート３２２の出力
はエラー状態の設定を表わし（ラッチ３１６のリセツト
により惨正されるまで）、送信機２１０，２１６からの
送信はキャラクタ送信時間の終りで停止し、プログラム
割込を発生し、コンピュータＡに送信エラー状態を発信
する。エラーしたデータ・キャラクタは正しい送信を受
けるために所定回数の送信が試みられる。更に、送信コ
ンピュータ（コンピュータＡ）がエラー状態の設定の検
知、すなわち帰還データ受信機２１８は受信コンピュー
タで発生したエラーを発生させる。送信エラー・ロジッ
クは補数データを受信コンビユー外こおいてエラー状態
を発生しているトルー・データと極性を−致させる。帰
還デー外ま排他的オア・ゲート２２０においてゲートさ
れるが、ゲート２２０のもう１方の入力には送信前にマ
ルチプレクサ２０６及び１ビット遅延回路２２２を介し
て１ビット遅延されたトルー・データが入力される。こ
のようにオア・ゲート２２０は比較器として機能し、そ
の出力は送信エラー検知ラツチ２２４によってサンプル
される。ラッチ２２４は簡単なＪＫフリツプ・フロツプ
から成り、その出力ライン２２７は送信制御ロジック２
１２に接続されて送信禁止信号を発生させる。更に、排
他的オア・ゲート２２０は補数データ送信機２１６によ
る送信前のデータをオアして転送サイクルの残りに対す
る送信エラー設定装置として動作する。タイミング制御
器２１４，３１８は送信機部及び受信機部で構成される
各ロジック機能の必要なタイミング制御の作用を提供す
る。タイミング制御２１４へ供給されるクロツクと同一
の入力クロツク（２５０ＫＨＺ）はそれぞれデータ送信
機及び受信機クロック２１５，３２５として使用され、
次いでタイミング制御３１８によって使用される。割込
条件は次の事項から成立する。■ 送信機データ割込 最後のキャラクタを除き、送信機がデータ・キャラクタ
の送信を終ったときまでに送信中のエラーが検知されな
かったとき‘Ｂ’送信機プログラム割込 送信されたデータ・キャラクタが最後のワードであるか
、エラー状態が検知されたとき‘Ｃ｝ 受信機データ割
込 受信機が完全なデータ・キャラクタを受信し、エラーが
検知されなかったことを認めたとき‘Ｄ｝ 受信機プロ
グラム割込 送信されたデータ・キャラクタが最後のワード・ビット
であった（受信機データ割込後）とき前述のエラー検知
ラッチ２２４及びデータ遅延フリッブ・フロップ２２２
は各ビットが送信されるときに、遅延装置２２２に入力
され現に送信されるビットの状態をェネーブルにする。

これは同一ビットが帰還データ・ライン量１６を介して
送信機へ返還されたときに受信機で発生した遅延を補償
する。排他的オア。ゲート２２０への帰還データ・ビッ
トと遅延装置２２２への出力とが同一極性でない場合は
エラー・ラッチ２２４がセットされ、その後の補数デー
タ・ライン亀亀母のデータ送信はライン１１２のデータ
と同一極性のデータを送信させる。すなわち、エラー状
態の設定である。受信機及び送信機両ロジックにおいて
、前述したような送信エラーがチェックされ、受信機の
パリティ検知器３１４がパリティ。

チェックを行なう。同期ェラ−は、又パリティ検知器と
して描かれている受信機ロジックの３ビット位置パター
ン検知器３１４でチェックされる。同期検知ビット（第
２図のように３ビット）レジスタ３０２はフルであるが
、あるべき数より１だけ多いシフト又は１だけ少ないシ
フトのように同期をずらして不正に負荷されているとき
にエラーの表示を行なう。ステータス・ビット・レジス
タ２１７はソフトウェア制御のもとにソフトウェア・エ
ラーのチェックを通知するためのステータス・ビットを
提供する。処理装置インターフェース制御ロジック３０
４，２１２はソフトウェア制御コンディショニング・ロ
ジック及び割込制御ロジックを含む。

両処理装置は自己のデータ処理装置間通信インタフェー
ス、すなわち送信・受信及び空モードの状態の完全な制
御下におかれる。更に、処理装置インタフェース制御器
３０４，２１２はそれぞれの親処理装置への入出力（１
／０）割込を行使するに必要なロジックを含む。受信器
３００，３０８，３２５，２１８はフェーレツト・パッ
カード（ＨｅｗｌｅｔｔＰａｃｋａｒｄ）社の部品番号
ＨＰ４３５１のような単一体のゲインより少いもののオ
プティカル・カプラから成ることが望ましい。

送信機２１０，２１６，２１５，３２４は受信機側で再
び対称となるような非対称波形の送信のためにトランジ
スタ・スイッチ及び電流源として作用する１段ェミッタ
・フオロワが望ましい。データ転送システムの両側（送
信機及び受信機）は等しく送信されたエラーの検知及び
修正を行なう能力を有し、前述の２重データ転送方式に
よりビット８バィ・ビットで検知し、キャラクタ・バイ
・キヤラクタに修正する。オプテイカル・カプラの使用
はそれぞれの処理装置間の電気的絶縁を提供し、明らか
に前述したエラー検知及び修正方式は特に通信システム
に望ましいものであり、データ。ブロックごとのキャラ
クタの数は可変であり「 ここで述べたエラー検知修正
方式はフロック長及び転送速度とは無関係である。以上
述べたこの発明の実施例から、この発明の目的及び効果
は十分達成されたことがわかる。

【図面の簡単な説明】

第１図はこの発明の実施に使用するコンピュータ闇通信
システムの簡略化したブロック線図、第２図は代表的な
処理装置間のデータ・ワード。 フオーマット図、第３図はこの発明に従って他のデータ
処理装置へデータを接続するためのデータ送信回路のブ
ロック配線図、第４図は第３図のデータ送信回路によっ
て送信されたデータを受信するためのデータ受信回路の
ブロック配線図である。１００，１０６・…・・１次及
び２次処理装置、１０２，１０８・・・・・・プロセッ
サ間送信論理回路、１０４，１１０・・・・・・プロセ
ッサ間受信論理回路、２０４・・・…並列、直列レジス
タ、２０６・・・・・・マルチプレクサ、２１２……送
信制御ロジック、２１０，２１６・・・・・・ッルー、
及び補数データ送信機、２１４・・・・・・タイミング
制御、２１８・・・・・・・・・返送データ受信機、２
２０，２３０・・・・・・排他的オア・ゲート、２２２
・・…・１ビット遅延装置、２２４・・・…エラー検知
ラッチ、２２６・・・・・・パリティ発生器、２２８・
・…・３ビット位置ゲート、３００，３０８・・・・・
・ッルー、及び補数データ受信機、３０２・・・・・・
直列・並列受信機レジスタ、３０４・・・…受信制御ロ
ジック、３１４…・・・３ビット位置パリティ検知、３
１６……ヱフー・ラツチ、３１８……タイミング制御、
３２０……アンド・ゲート、３２４・・・・・・返還デ
ータ送信機、３２５・・・・・・クロック受信機。ＦＩ
Ｇ．ｌ ＦＩＧ．２ ＦＩＧ．３ ＦＩＧ．４

Claims (1)

1. 【特許請求の範囲】 １ 第１のデータ処理装置から第２のデータ処理装置へ
   第１のラインを直列にビツト・バイ・ビツトでデータを
   送信し； 送信に先立ち前記データをビツト・バイ・ビ
   ツトに反転して反転データを発生し； 前記反転データ
   を前記第２のデータ処理装置へ前記データと同時に第２
   のライン上をビツト・バイ・ビツトに補数データとして
   送信し； 前記第２のデータ処理装置において、前記デ
   ータを前記反転データとその極性をビツト・バイ・ビツ
   トで比較し； 前記比較されたデータと前記反転データ
   とが同一極性の場合、前記送信されたデータから反転し
   たデータを前記第２のデータ処理装置から前記第１のデ
   ータ処理装置へ返還することにより前記第１のデータ処
   理装置にエラー状態を発生する各工程から成り、前記デ
   ータが前記第１のデータ処理装置から前記第２のデータ
   処理装置へ転送される際にデータ送信エラーを検知する
   ための方法。 ２ 第１及び第２のデータ処理装置と； 前記第１のデ
   ータ処理装置から前記第２のデータ処理装置へデータを
   直列に送信するための装置と； 前記第１のデータ処理
   装置から前記第２のデータ処理装置へ直列に補数データ
   を同時に送信するための装置と； 前記送信されたデー
   タと前記送信された補数データとをビツト・バイ・ビツ
   トで比較し、前記送信されたデータと前記送信された補
   数データとの比較の結果示された前記送信されたデータ
   と同一極性か又は反対極性を持つ前記送信されたデータ
   を前記第２の処理装置から前記第１の処理装置へビツト
   ・バイ・ビツトで返信する装置を含む前記第２のデータ
   処理装置と共同するエラー検知装置とから成るデータ通
   信システム。