JP2504270B2 - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JP2504270B2 JP2504270B2 JP2077676A JP7767690A JP2504270B2 JP 2504270 B2 JP2504270 B2 JP 2504270B2 JP 2077676 A JP2077676 A JP 2077676A JP 7767690 A JP7767690 A JP 7767690A JP 2504270 B2 JP2504270 B2 JP 2504270B2
- Authority
- JP
- Japan
- Prior art keywords
- field effect
- effect transistor
- type field
- conductivity type
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は演算増幅器に関し、特に入力差動トランジス
タ対を有する差動入力段と出力段を備える演算増幅器に
関する。
タ対を有する差動入力段と出力段を備える演算増幅器に
関する。
［従来の技術］ 従来、この種の演算増幅器は通信用端末器などに利用
されており、構成としては第２図に示すように、対を成
すＰチャネル型の入力差動トランジスタM1,M2と、Ｐチ
ャネル型の負荷トランジスタM4,M5,M6,M7およびＮチャ
ネル型の負荷トランジスタM8,M9,M10,M11と、定電流源I
1,I2,I3を有する差動入力段と、Ｐチャネル型の駆動用
トランジスタM3,M12と、Ｎチャネル型の定電流用トラン
ジスタM15,M16を有する出力段とから構成されており、
定電流用トランジスタM15,M16のゲートとゲートの共通
接続節点（同相入力基準電圧端子VB）より同相電圧を加
えている。そして、入力差動トランジスタM2のゲートを
反転入力端子▲▼に接続し、入力差動トランジスタ
M1のゲートを非反転入力端子INに接続して、反転入力端
子▲▼を接地電位とし非反転入力端子INに信号を加
えれば、差動入力段の出力節点（負荷トランジスタM4の
ドレインと負荷トランジスタM8のドレインとの共通接続
節点）には信号と同相の電圧が現れ、出力段の出力端子
OUTには信号と逆相の電圧が表れる。
されており、構成としては第２図に示すように、対を成
すＰチャネル型の入力差動トランジスタM1,M2と、Ｐチ
ャネル型の負荷トランジスタM4,M5,M6,M7およびＮチャ
ネル型の負荷トランジスタM8,M9,M10,M11と、定電流源I
1,I2,I3を有する差動入力段と、Ｐチャネル型の駆動用
トランジスタM3,M12と、Ｎチャネル型の定電流用トラン
ジスタM15,M16を有する出力段とから構成されており、
定電流用トランジスタM15,M16のゲートとゲートの共通
接続節点（同相入力基準電圧端子VB）より同相電圧を加
えている。そして、入力差動トランジスタM2のゲートを
反転入力端子▲▼に接続し、入力差動トランジスタ
M1のゲートを非反転入力端子INに接続して、反転入力端
子▲▼を接地電位とし非反転入力端子INに信号を加
えれば、差動入力段の出力節点（負荷トランジスタM4の
ドレインと負荷トランジスタM8のドレインとの共通接続
節点）には信号と同相の電圧が現れ、出力段の出力端子
OUTには信号と逆相の電圧が表れる。
また、非反転入力端子INと反転入力端子▲▼を同
電位とし、同相入力基準電圧端子VBに信号を加えると、
出力段の出力端子OUTには信号の入力電位と同相の電位
が現れ、出力端子▲▼には入力電位と逆相の電位
が表れる。
電位とし、同相入力基準電圧端子VBに信号を加えると、
出力段の出力端子OUTには信号の入力電位と同相の電位
が現れ、出力端子▲▼には入力電位と逆相の電位
が表れる。
［発明が解決しようとする課題］ 上述したこの種の演算増幅器は従来、同相直流利得は
トランジスタM15,M16からなる増幅段１段によって決定
されているため、一般に低く、高くても40dB程度である
という欠点があった。
トランジスタM15,M16からなる増幅段１段によって決定
されているため、一般に低く、高くても40dB程度である
という欠点があった。
［課題を解決するための手段］ 本発明の演算増幅器は、第１および第２の電源端子
と、一端を該第１の電源端子に接続された第１の定電流
源と、一端を前記第２の電源端子に接続された第2,第3,
第4,第５の定電流源と、前記第１の定電流源にソースが
共通接続された入力差動トランジスタ対と、該入力差動
トランジスタ対の一方の第１の第１導電型電界効果トラ
ンジスタのドレインと第２の定電流源との共通接続点に
ソースを接続されゲートを基準電圧に接続された第３の
第２導電型電界効果トランジスタと、該第３の第２導電
型電界効果トランジスタとドレインと前記第１の電源端
子間に直列接続された第４の第１導電型電界効果トラン
ジスタと、ゲートとドレインとの共通接続点が該第４の
第１導電型電界効果トランジスタのゲートに接続されソ
ースが前記第１の電源端子に接続された第５の第１導電
型電界効果トランジスタと、該第５の第１導電型電界効
果トランジスタのドレインと前記入力差動トランジスタ
対の他方の第２の第１導電型電界効果トランジスタのド
レインと前記第３の定電流源との共通接続点間に直列接
続第６の第２導電型電界効果トランジスタと、該第６の
第２導電型電界効果トランジスタのゲートとゲートの接
続を有し同相入力端子とする前記第１の第１導電型電界
効果トランジスタのドレインと前記第２の定電流源との
共通接続点にソースを接続された第７の第２の導電型電
界効果トランジスタと、該第７の第２導電型電界効果ト
ランジスタのドレインと前記第１の電源端子間に直列接
続されてゲートとドレインが接続された第８の第１導電
型電界効果トランジスタと、該第８の第１導電型電界効
果トランジスタのゲートとゲートが接続されソースを前
記第１の電源端子に接続された第９の第１導電型電界効
果トランジスタと、該第９の第１導電型電界効果トラン
ジスタのドレインと前記入力差動トランジスタ対の第２
の第１導電型電界効果トランジスタのドレイン間に直列
接続されゲートが基準電圧と接続された第10の第２導電
型電界効果トランジスタとからなる差動入力段と、前記
第４の定電流源と前記第１の電源端子間に直列接続され
前記第９の第２導電型電界効果トランジスタのドレイン
と前記第10の第２導電型電界効果トランジスタのドレイ
ンとの共通接続点にゲートを接続された第11の第１導電
型電界効果トランジスタと、前記第５の定電流源と前記
第１の電源端子間に直列接続され前記第４の第１導電型
電界効果トランジスタのドレインと前記第３の第２導電
型電界効果トランジスタのドレインとの共通接続点にゲ
ートを接続された第12の第１導電型電界効果トランジス
タからなる出力段とを有することを特徴とする。
と、一端を該第１の電源端子に接続された第１の定電流
源と、一端を前記第２の電源端子に接続された第2,第3,
第4,第５の定電流源と、前記第１の定電流源にソースが
共通接続された入力差動トランジスタ対と、該入力差動
トランジスタ対の一方の第１の第１導電型電界効果トラ
ンジスタのドレインと第２の定電流源との共通接続点に
ソースを接続されゲートを基準電圧に接続された第３の
第２導電型電界効果トランジスタと、該第３の第２導電
型電界効果トランジスタとドレインと前記第１の電源端
子間に直列接続された第４の第１導電型電界効果トラン
ジスタと、ゲートとドレインとの共通接続点が該第４の
第１導電型電界効果トランジスタのゲートに接続されソ
ースが前記第１の電源端子に接続された第５の第１導電
型電界効果トランジスタと、該第５の第１導電型電界効
果トランジスタのドレインと前記入力差動トランジスタ
対の他方の第２の第１導電型電界効果トランジスタのド
レインと前記第３の定電流源との共通接続点間に直列接
続第６の第２導電型電界効果トランジスタと、該第６の
第２導電型電界効果トランジスタのゲートとゲートの接
続を有し同相入力端子とする前記第１の第１導電型電界
効果トランジスタのドレインと前記第２の定電流源との
共通接続点にソースを接続された第７の第２の導電型電
界効果トランジスタと、該第７の第２導電型電界効果ト
ランジスタのドレインと前記第１の電源端子間に直列接
続されてゲートとドレインが接続された第８の第１導電
型電界効果トランジスタと、該第８の第１導電型電界効
果トランジスタのゲートとゲートが接続されソースを前
記第１の電源端子に接続された第９の第１導電型電界効
果トランジスタと、該第９の第１導電型電界効果トラン
ジスタのドレインと前記入力差動トランジスタ対の第２
の第１導電型電界効果トランジスタのドレイン間に直列
接続されゲートが基準電圧と接続された第10の第２導電
型電界効果トランジスタとからなる差動入力段と、前記
第４の定電流源と前記第１の電源端子間に直列接続され
前記第９の第２導電型電界効果トランジスタのドレイン
と前記第10の第２導電型電界効果トランジスタのドレイ
ンとの共通接続点にゲートを接続された第11の第１導電
型電界効果トランジスタと、前記第５の定電流源と前記
第１の電源端子間に直列接続され前記第４の第１導電型
電界効果トランジスタのドレインと前記第３の第２導電
型電界効果トランジスタのドレインとの共通接続点にゲ
ートを接続された第12の第１導電型電界効果トランジス
タからなる出力段とを有することを特徴とする。
［実施例］ 次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例に係る演算増幅器の回路図
である。本実施例の演算増幅器は差動入力段と出力段と
の他に、位相補償回路を備えている。第１図に示すよう
に、差動入力段は、Ｐチャネル型MOSトランジスタの対
を成す入力差動トランジスタM1,M2と、入力差動トラン
ジスタM1,M2のソースの共通接続節点と第１の電源端子V
DDとの間に接続された定電流源I1と、入力差動トランジ
スタM1,M2のそれぞれのドレインと第２の電源端子GND間
に直列接続された定電流源I2,I3と、入力差動トランジ
スタM1,M2のそれぞれのドレンインにソースが接続され
ゲートを同相入力端子VBと接続されたＮチャネル型MOS
トランジスタの負荷トランジスタM9,M10と、負荷トラン
ジスタM9,M10のドレインと第１の電源端子VDD間に直列
接続されゲートとドレインが接続されたＰチャネル型MO
Sトランジスタの負荷トランジスタM5,M6と、入力差動ト
ランジスタM1,M2のそれぞれのドレインにソースが接続
されゲートが基準電圧V0に接続されたＮチャネル型MOS
トランジスタの負荷トランジスタM8,M11と、負荷トラン
ジスタM8,M11のドレインと第１の電源端子VDD間に直列
接続され負荷トランジスタM5,M6のゲートとゲートの接
続を有するＰチャネル型MOSトランジスタM4,M7とから構
成される。
である。本実施例の演算増幅器は差動入力段と出力段と
の他に、位相補償回路を備えている。第１図に示すよう
に、差動入力段は、Ｐチャネル型MOSトランジスタの対
を成す入力差動トランジスタM1,M2と、入力差動トラン
ジスタM1,M2のソースの共通接続節点と第１の電源端子V
DDとの間に接続された定電流源I1と、入力差動トランジ
スタM1,M2のそれぞれのドレインと第２の電源端子GND間
に直列接続された定電流源I2,I3と、入力差動トランジ
スタM1,M2のそれぞれのドレンインにソースが接続され
ゲートを同相入力端子VBと接続されたＮチャネル型MOS
トランジスタの負荷トランジスタM9,M10と、負荷トラン
ジスタM9,M10のドレインと第１の電源端子VDD間に直列
接続されゲートとドレインが接続されたＰチャネル型MO
Sトランジスタの負荷トランジスタM5,M6と、入力差動ト
ランジスタM1,M2のそれぞれのドレインにソースが接続
されゲートが基準電圧V0に接続されたＮチャネル型MOS
トランジスタの負荷トランジスタM8,M11と、負荷トラン
ジスタM8,M11のドレインと第１の電源端子VDD間に直列
接続され負荷トランジスタM5,M6のゲートとゲートの接
続を有するＰチャネル型MOSトランジスタM4,M7とから構
成される。
出力段は、ゲートが負荷トランジスタM7とM11との共
通接続点（すなわち差動入力段の一方の出力節点）に接
続されソースが第１の電源端子VDDに接続されたＰチャ
ネル型MOSトランジスタの駆動用トランジスタM12と、駆
動用トランジスタM12のドレインと第２の電源端子GND間
に直列接続された定電流源I5と、ゲートが負荷トランジ
スタM4とM6との共通接続節点（すなわち差動入力段の他
方の出力節点）に接続されソースが第１の電源端子ＶDD
接続されたＰチャネル型MOSトランジスタの駆動用トラ
ンジスタM3と、駆動用トランジスタM3のドレインと第２
の電源端子GND間に直列接続された定電流源I4とから構
成される。
通接続点（すなわち差動入力段の一方の出力節点）に接
続されソースが第１の電源端子VDDに接続されたＰチャ
ネル型MOSトランジスタの駆動用トランジスタM12と、駆
動用トランジスタM12のドレインと第２の電源端子GND間
に直列接続された定電流源I5と、ゲートが負荷トランジ
スタM4とM6との共通接続節点（すなわち差動入力段の他
方の出力節点）に接続されソースが第１の電源端子ＶDD
接続されたＰチャネル型MOSトランジスタの駆動用トラ
ンジスタM3と、駆動用トランジスタM3のドレインと第２
の電源端子GND間に直列接続された定電流源I4とから構
成される。
位相補償回路は、前記した差動入力段の駆動用トラン
ジスタM3と定電流源I4との接続節点（すなわち出力端子
▲▼）と差動入力段の出力接点の一方（すなわち
負荷トランジスタM4とM8の接続節点）との間に直列接続
されソースが該出力節点と接続されゲートが第２の電源
端子GNDに接続されたＰチャネル型の位相補償用トラン
ジスタM13と、位相補償用コンデンサC1と、駆動用トラ
ンジスタM12と定電流源I5との接続節点（すなわち出力
端子OUT）と差動入力段の出力節点の他方（すなわち負
荷トランジスタM7とM11の接続節点）との間に直列接続
されソースが該出力節点と接続されゲートが第２の電源
端子GNDに接続されたＰチャネル型トランジスタの位相
補償用トランジスタM14と、位相補償用コンデンサC2と
から構成される。
ジスタM3と定電流源I4との接続節点（すなわち出力端子
▲▼）と差動入力段の出力接点の一方（すなわち
負荷トランジスタM4とM8の接続節点）との間に直列接続
されソースが該出力節点と接続されゲートが第２の電源
端子GNDに接続されたＰチャネル型の位相補償用トラン
ジスタM13と、位相補償用コンデンサC1と、駆動用トラ
ンジスタM12と定電流源I5との接続節点（すなわち出力
端子OUT）と差動入力段の出力節点の他方（すなわち負
荷トランジスタM7とM11の接続節点）との間に直列接続
されソースが該出力節点と接続されゲートが第２の電源
端子GNDに接続されたＰチャネル型トランジスタの位相
補償用トランジスタM14と、位相補償用コンデンサC2と
から構成される。
以上のように構成して、入力差動トランジスタM1のゲ
ートを非反転入力端子INに接続し、入力差動トランジス
タM2のゲートを反転入力端子▲▼に接続して、反転
入力端子▲▼を接地電位とし非反転入力端子INに信
号を加えると、差動入力段の出力節点の一方（負荷トラ
ンジスタM7のドレインと負荷トランジスタM11のドレイ
ンとの接続節点）には信号と同相の電圧が現れ出力段の
出力端子の一方OUTには信号と逆相の電圧が現れ、差動
入力段の出力節点の他方（負荷トランジスタM4のドレイ
ンと負荷トランジスタM8のドレインとの接続節点）には
信号と逆相の電圧が現え出力段の出力端子の他方▲
▼には信号と同相の電圧が現れる。
ートを非反転入力端子INに接続し、入力差動トランジス
タM2のゲートを反転入力端子▲▼に接続して、反転
入力端子▲▼を接地電位とし非反転入力端子INに信
号を加えると、差動入力段の出力節点の一方（負荷トラ
ンジスタM7のドレインと負荷トランジスタM11のドレイ
ンとの接続節点）には信号と同相の電圧が現れ出力段の
出力端子の一方OUTには信号と逆相の電圧が現れ、差動
入力段の出力節点の他方（負荷トランジスタM4のドレイ
ンと負荷トランジスタM8のドレインとの接続節点）には
信号と逆相の電圧が現え出力段の出力端子の他方▲
▼には信号と同相の電圧が現れる。
また、非反転入力端子INと反転入力端子▲▼を同
電位とし、同相入力基準電圧端子VBに信号を加えると、
トランジスタM9,M10およびM3,M12の２段の増幅段によ
り、出力段の出力端子OUTには信号の入力電位と同相の
電位が現れ、出力端子▲▼には入力電位と逆相の
電位が現れる。
電位とし、同相入力基準電圧端子VBに信号を加えると、
トランジスタM9,M10およびM3,M12の２段の増幅段によ
り、出力段の出力端子OUTには信号の入力電位と同相の
電位が現れ、出力端子▲▼には入力電位と逆相の
電位が現れる。
以上はＰチャネル型MOSトランジスタを入力段として
用いた例を示したが、第１図において、Ｐチャネル型MO
SトランジスタとＮチャネル型MOSトランジスタを交換す
ることにより、Ｎチャネル型MOSトランジスタを入力段
として用いた演算増幅器を構成することができ、本発明
の請求範囲に属することは明かである。
用いた例を示したが、第１図において、Ｐチャネル型MO
SトランジスタとＮチャネル型MOSトランジスタを交換す
ることにより、Ｎチャネル型MOSトランジスタを入力段
として用いた演算増幅器を構成することができ、本発明
の請求範囲に属することは明かである。
［発明の効果］ 以上説明したように本発明の演算増幅器は、同相入力
増幅を２段構成としたことにより、従来40dB程度であっ
た同相直流利得を60dB程度確保できるという効果があ
る。
増幅を２段構成としたことにより、従来40dB程度であっ
た同相直流利得を60dB程度確保できるという効果があ
る。
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図である。 I1,I2,I3,I4,I5……定電流源、 IN……非反転入力端子、 ▲▼……反転入力端子、 M1,M2……入力差動トランジスタ、 M3,M12……駆動用トランジスタ、 M4,M5,M6,M7,M8,M9,M10,M11……負荷トランジスタ、 M15,M16……定電流用トランジスタ、 M13,M14……位相補償用トランジスタ、 C1,C2……位相補償用コンデンサ、 OUT,▲▼……出力端子、 VB……同相入力端子、 V0……基準電圧端子。
回路図である。 I1,I2,I3,I4,I5……定電流源、 IN……非反転入力端子、 ▲▼……反転入力端子、 M1,M2……入力差動トランジスタ、 M3,M12……駆動用トランジスタ、 M4,M5,M6,M7,M8,M9,M10,M11……負荷トランジスタ、 M15,M16……定電流用トランジスタ、 M13,M14……位相補償用トランジスタ、 C1,C2……位相補償用コンデンサ、 OUT,▲▼……出力端子、 VB……同相入力端子、 V0……基準電圧端子。
Claims (1)
- 【請求項１】第１および第２の電源端子と、一端を該第
１の電源端子に接続された第１の定電流源と、一端を前
記第２の電源端子に接続された第2,第3,第4,第５の定電
流源と、前記第１の定電流源にソースが共通接続された
入力差動トランジスタ対と、該入力差動トランジスタ対
の一方の第１の第１導電型電界効果トランジスタのドレ
インと第２の定電流源との供給接続点にソースを接続さ
れゲートを基準電圧に接続された第３の第２導電型電界
効果トランジスタと、該第３の第２導電型電界効果トラ
ンジスタのドレインと前記第１の電源端子間に直列接続
された第４の第１導電型電界効果トランジスタと、ゲー
トとドレインとの共通接続点が該第４の第１導電型電界
効果トランジスタのゲートに接続されソースが前記第１
の電源端子に接続された第５の第１導電型電界効果トラ
ンジスタと、該第５の第１導電型電界効果トランジスタ
のドレインと前記入力差動トランジスタ対の他方の第２
の第１導電型電界効果トランジスタのドレインと前記第
３の定電流源との共通接続点間に直列接続第６の第２導
電型電界効果トランジスタと、該第６の第２導電型電界
効果トランジスタのゲートとゲートの接続を有し同相入
力端子とする前記第１の第１導電型電界効果トランジス
タのドレインと前記第２の定電流源との共通接続点にソ
ースを接続された第７の第２の導電型電界効果トランジ
スタと、該第７の第２導電型電界効果トランジスタのド
レインと前記第１の電源端子間に直列接続されてゲート
とドレインが接続された第８の第１導電型電界効果トラ
ンジスタと、該第８の第１導電型電界効果トランジスタ
のゲートとゲートが接続されソースを前記第１の電源端
子に接続された第９の第１導電型電界効果トランジスタ
と、該第９の第１導電型電界効果トランジスタのドレイ
ンと前記入力差動トランジスタ対の第２の第１導電型電
界効果トランジスタのドレイン間に直列接続されゲート
が基準電圧と接続された第10の第２導電型電界効果トラ
ンジスタとからなる差動入力段と、前記第４の定電流源
と前記第１の電源端子間に直列接続され前記第９の第２
導電型電界効果トランジスタのドレインと前記第10の第
２導電型電界効果トランジスタのドレインとの共通接続
点にゲートを接続された第11の第１導電型電界効果トラ
ンジスタと、前記第５の定電流源と前記第１の電源端子
間に直列接続され前記第４の第１導電型電界効果トラン
ジスタのドレインと前記第３の第２導電型電界効果トラ
ンジスタのドレインとの共通接続点にゲートを接続され
た第12の第１導電型電界効果トランジスタからなる出力
段とを有することを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077676A JP2504270B2 (ja) | 1990-03-26 | 1990-03-26 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077676A JP2504270B2 (ja) | 1990-03-26 | 1990-03-26 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03274913A JPH03274913A (ja) | 1991-12-05 |
| JP2504270B2 true JP2504270B2 (ja) | 1996-06-05 |
Family
ID=13640489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077676A Expired - Fee Related JP2504270B2 (ja) | 1990-03-26 | 1990-03-26 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504270B2 (ja) |
-
1990
- 1990-03-26 JP JP2077676A patent/JP2504270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03274913A (ja) | 1991-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6265941B1 (en) | Balanced differential amplifier having common mode feedback with kick-start | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| US4284957A (en) | CMOS Operational amplifier with reduced power dissipation | |
| US4484148A (en) | Current source frequency compensation for a CMOS amplifier | |
| JPH0616571B2 (ja) | 電流増幅装置 | |
| US4573020A (en) | Fully differential operational amplifier with D.C. common-mode feedback | |
| JPH07307624A (ja) | 低電圧高速動作のｃｍｏｓ演算増幅器 | |
| JPH0582082B2 (ja) | ||
| US6236269B1 (en) | Complementary CMOS differential amplifier circuit | |
| US4315223A (en) | CMOS Operational amplifier with improved frequency compensation | |
| JP2705317B2 (ja) | 演算増幅器 | |
| CA1238694A (en) | Cmos differential amplifier stage with bulk isolation | |
| JP2504270B2 (ja) | 演算増幅器 | |
| JPH0155769B2 (ja) | ||
| JPS62159905A (ja) | 半導体差動増幅器 | |
| JP2586171B2 (ja) | 演算増幅器 | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
| JPH0595231A (ja) | 出力回路 | |
| JP3343299B2 (ja) | 出力回路 | |
| US6542034B2 (en) | Operational amplifier with high gain and symmetrical output-current capability | |
| JP3341945B2 (ja) | 演算増幅器 | |
| EP0018767B1 (en) | Differential amplifier | |
| US4243945A (en) | Differential amplifier | |
| JPS6121607A (ja) | 相補型ｍｉｓｆｅｔを用いた演算増幅回路 | |
| JPH0239607A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |