JPH10283048A - 定電流回路 - Google Patents
定電流回路Info
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- JPH10283048A JPH10283048A JP9092204A JP9220497A JPH10283048A JP H10283048 A JPH10283048 A JP H10283048A JP 9092204 A JP9092204 A JP 9092204A JP 9220497 A JP9220497 A JP 9220497A JP H10283048 A JPH10283048 A JP H10283048A
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- nmos transistor
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Abstract
(57)【要約】
【課題】定電流回路における電流出力決定用のカレント
ミラー回路のＭＯＳトランジスタを強反転飽和領域で動
作させ、定電流出力のばらつきを抑制する。 【解決手段】電源ノードと接地ノードとの間に直列に接
続された第１のＰＭＯＳトランジスタＰ1 、第１のＮＭ
ＯＳトランジスタＮ1 および抵抗素子Ｒ1 と、電源ノー
ドと接地ノードとの間に直列に接続された第２のＰＭＯ
ＳトランジスタＰ2 およびドレイン・ゲートがＮＭＯＳ
トランジスタＮ1 のゲートに接続された第２のＮＭＯＳ
トランジスタＮ2 と、電源ノードにソースが接続され、
ゲートがＰＭＯＳトランジスタＰ1 およびＰＭＯＳトラ
ンジスタＰ2 の各ゲートに接続され、ドレインから定電
流を出力する第３のＰＭＯＳトランジスタＰ3 と、ＮＭ
ＯＳトランジスタＮ1 、Ｎ2 のドレイン電流が等しくな
るように制御するための帰還回路１１とを具備する。
ミラー回路のＭＯＳトランジスタを強反転飽和領域で動
作させ、定電流出力のばらつきを抑制する。 【解決手段】電源ノードと接地ノードとの間に直列に接
続された第１のＰＭＯＳトランジスタＰ1 、第１のＮＭ
ＯＳトランジスタＮ1 および抵抗素子Ｒ1 と、電源ノー
ドと接地ノードとの間に直列に接続された第２のＰＭＯ
ＳトランジスタＰ2 およびドレイン・ゲートがＮＭＯＳ
トランジスタＮ1 のゲートに接続された第２のＮＭＯＳ
トランジスタＮ2 と、電源ノードにソースが接続され、
ゲートがＰＭＯＳトランジスタＰ1 およびＰＭＯＳトラ
ンジスタＰ2 の各ゲートに接続され、ドレインから定電
流を出力する第３のＰＭＯＳトランジスタＰ3 と、ＮＭ
ＯＳトランジスタＮ1 、Ｎ2 のドレイン電流が等しくな
るように制御するための帰還回路１１とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路内
に設けられる定電流回路に係り、特にＣＭＯＳ（相補性
絶縁ゲート型）ＦＥＴ（電界効果トランジスタ）を用い
たＣＭＯＳ型の定電流回路に関するもので、例えばオペ
アンプ、オーディオ・ビデオ用のＣＭＯＳ集積回路に使
用されるものである。
に設けられる定電流回路に係り、特にＣＭＯＳ（相補性
絶縁ゲート型）ＦＥＴ（電界効果トランジスタ）を用い
たＣＭＯＳ型の定電流回路に関するもので、例えばオペ
アンプ、オーディオ・ビデオ用のＣＭＯＳ集積回路に使
用されるものである。
【０００２】
【従来の技術】図３は、ＣＭＯＳ型の定電流回路の従来
例を示している。図３において、電源電圧Ｖccが与えら
れる電源ノードと接地電位ＧＮＤを有する接地ノードと
の間には、エンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ（ＰＭＯＳトランジスタ）Ｍ3 およびＭ8 と、
ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジス
タ）Ｍ6 およびＭ1 と、抵抗素子Ｒ1 が直列に接続され
ている。
例を示している。図３において、電源電圧Ｖccが与えら
れる電源ノードと接地電位ＧＮＤを有する接地ノードと
の間には、エンハンスメント型のＰチャネルＭＯＳトラ
ンジスタ（ＰＭＯＳトランジスタ）Ｍ3 およびＭ8 と、
ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジス
タ）Ｍ6 およびＭ1 と、抵抗素子Ｒ1 が直列に接続され
ている。
【０００３】また、前記電源ノードと接地ノードとの間
には、エンハンスメント型のＰＭＯＳトランジスタＭ4
およびＭ9 と、ＮＭＯＳトランジスタＭ7 およびＭ2 が
直列に接続されている。また、前記電源ノードと接地ノ
ードとの間には、エンハンスメント型のＰＭＯＳトラン
ジスタＭ5 およびＭ10と、抵抗素子Ｒ2 が直列に接続さ
れている。
には、エンハンスメント型のＰＭＯＳトランジスタＭ4
およびＭ9 と、ＮＭＯＳトランジスタＭ7 およびＭ2 が
直列に接続されている。また、前記電源ノードと接地ノ
ードとの間には、エンハンスメント型のＰＭＯＳトラン
ジスタＭ5 およびＭ10と、抵抗素子Ｒ2 が直列に接続さ
れている。
【０００４】ここで、前記ＮＭＯＳトランジスタＭ2
は、ゲート・ドレインが接続されており、このＮＭＯＳ
トランジスタＭ2 のゲートに前記ＮＭＯＳトランジスタ
Ｍ1 のゲートが接続されており、これらのＮＭＯＳトラ
ンジスタＭ2 、Ｍ1 は第１のカレントミラー回路３１を
形成している。
は、ゲート・ドレインが接続されており、このＮＭＯＳ
トランジスタＭ2 のゲートに前記ＮＭＯＳトランジスタ
Ｍ1 のゲートが接続されており、これらのＮＭＯＳトラ
ンジスタＭ2 、Ｍ1 は第１のカレントミラー回路３１を
形成している。
【０００５】また、前記ＰＭＯＳトランジスタＭ3 は、
ゲート・ドレインが接続されており、このＰＭＯＳトラ
ンジスタＭ3 のゲートに前記ＰＭＯＳトランジスタＭ4
およびＭ5 の各ゲートが接続されており、これらのＰＭ
ＯＳトランジスタは第２のカレントミラー回路３２を形
成している。
ゲート・ドレインが接続されており、このＰＭＯＳトラ
ンジスタＭ3 のゲートに前記ＰＭＯＳトランジスタＭ4
およびＭ5 の各ゲートが接続されており、これらのＰＭ
ＯＳトランジスタは第２のカレントミラー回路３２を形
成している。
【０００６】また、前記ＰＭＯＳトランジスタＭ8 は、
ゲート・ドレインが接続されており、このＰＭＯＳトラ
ンジスタＭ8 のゲートに前記ＰＭＯＳトランジスタＭ9
およびＭ10の各ゲートが接続されており、上記ＰＭＯＳ
トランジスタＭ10のドレインから定電流を出力する。
ゲート・ドレインが接続されており、このＰＭＯＳトラ
ンジスタＭ8 のゲートに前記ＰＭＯＳトランジスタＭ9
およびＭ10の各ゲートが接続されており、上記ＰＭＯＳ
トランジスタＭ10のドレインから定電流を出力する。
【０００７】上記構成において、ＮＭＯＳトランジスタ
Ｍ1 の実効的なゲート幅／ゲート長比をＷ1 ／Ｌ1 、Ｎ
ＭＯＳトランジスタＭ2 の実効的なゲート幅／ゲート長
比をＷ2 ／Ｌ2 、ＰＭＯＳトランジスタＭ3 からＮＭＯ
ＳトランジスタＭ1 に流れる電流をＩ1 、抵抗素子Ｒ1
に生じる電圧降下をＶR1で表わすと、次式（１）、
（２）に示すような関係が成立する。
Ｍ1 の実効的なゲート幅／ゲート長比をＷ1 ／Ｌ1 、Ｎ
ＭＯＳトランジスタＭ2 の実効的なゲート幅／ゲート長
比をＷ2 ／Ｌ2 、ＰＭＯＳトランジスタＭ3 からＮＭＯ
ＳトランジスタＭ1 に流れる電流をＩ1 、抵抗素子Ｒ1
に生じる電圧降下をＶR1で表わすと、次式（１）、
（２）に示すような関係が成立する。
【０００８】 ＶR1＝Ｒ1 ・Ｉ1 ＝ＵT ｌｎ（Ｗ1 ／Ｌ1 ）（Ｌ2 ／Ｗ2 ） …（１） Ｉ1 ＝（ＵT ／Ｒ1 ）ｌｎ（Ｗ1 ・Ｌ2 ／Ｌ1 ・Ｗ2 ） …（２） 上式（２）から分かるように、電流Ｉ1 は第１のカレン
トミラー回路３１を形成しているＮＭＯＳトランジスタ
Ｍ1 およびＭ2 の（Ｗ1 ・Ｌ2 ／Ｌ1 ・Ｗ2 ）に依存す
る。
トミラー回路３１を形成しているＮＭＯＳトランジスタ
Ｍ1 およびＭ2 の（Ｗ1 ・Ｌ2 ／Ｌ1 ・Ｗ2 ）に依存す
る。
【０００９】しかし、上記図３の定電流回路において
は、第１のカレントミラー回路３１を形成しているＮＭ
ＯＳトランジスタＭ1 およびＭ2 を弱反転領域で動作さ
せているので、高抵抗領域における相互コンダクタンス
ｇｍが非常に小さく、動作が不安定である。従って、前
記ＮＭＯＳトランジスタＭ1 およびＭ2 の特性を揃える
（ペア性を確保する）ことが困難であり、ＮＭＯＳトラ
ンジスタＭ1 およびＭ2の電流が異なることに起因して
定電流出力の大きさがばらつく原因となる。
は、第１のカレントミラー回路３１を形成しているＮＭ
ＯＳトランジスタＭ1 およびＭ2 を弱反転領域で動作さ
せているので、高抵抗領域における相互コンダクタンス
ｇｍが非常に小さく、動作が不安定である。従って、前
記ＮＭＯＳトランジスタＭ1 およびＭ2 の特性を揃える
（ペア性を確保する）ことが困難であり、ＮＭＯＳトラ
ンジスタＭ1 およびＭ2の電流が異なることに起因して
定電流出力の大きさがばらつく原因となる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
定電流回路は、電流出力決定用のカレントミラー回路の
ＭＯＳトランジスタを弱反転領域で動作させているの
で、動作が不安定であり、定電流出力の大きさがばらつ
く原因となるという問題があった。
定電流回路は、電流出力決定用のカレントミラー回路の
ＭＯＳトランジスタを弱反転領域で動作させているの
で、動作が不安定であり、定電流出力の大きさがばらつ
く原因となるという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、電流出力決定用のカレントミラー回路のＭＯ
Ｓトランジスタを強反転飽和領域で動作させることによ
り、安定な動作により定電流出力のばらつきを抑制し得
る定電流回路を提供することを目的とする。
たもので、電流出力決定用のカレントミラー回路のＭＯ
Ｓトランジスタを強反転飽和領域で動作させることによ
り、安定な動作により定電流出力のばらつきを抑制し得
る定電流回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】第１の発明の定電流回路
は、電源電圧が与えられる電源ノードと接地電位を有す
る接地ノードとの間に直列に接続されたエンハンスメン
ト型の第１のＰＭＯＳトランジスタ、第１のＮＭＯＳト
ランジスタおよび抵抗素子と、前記電源ノードと接地ノ
ードとの間に直列に接続されたエンハンスメント型の第
２のＰＭＯＳトランジスタおよびドレイン・ゲートが前
記第１のＮＭＯＳトランジスタのゲートに接続された第
２のＮＭＯＳトランジスタと、前記電源ノードにソース
が接続され、ゲートが前記第１のＰＭＯＳトランジスタ
および第２のＰＭＯＳトランジスタの各ゲートに接続さ
れ、ドレインから定電流を出力するエンハンスメント型
の第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳ
トランジスタのドレイン電流および第２のＮＭＯＳトラ
ンジスタのドレイン電流が等しくなるように制御するた
めの帰還回路とを具備することを特徴とする。
は、電源電圧が与えられる電源ノードと接地電位を有す
る接地ノードとの間に直列に接続されたエンハンスメン
ト型の第１のＰＭＯＳトランジスタ、第１のＮＭＯＳト
ランジスタおよび抵抗素子と、前記電源ノードと接地ノ
ードとの間に直列に接続されたエンハンスメント型の第
２のＰＭＯＳトランジスタおよびドレイン・ゲートが前
記第１のＮＭＯＳトランジスタのゲートに接続された第
２のＮＭＯＳトランジスタと、前記電源ノードにソース
が接続され、ゲートが前記第１のＰＭＯＳトランジスタ
および第２のＰＭＯＳトランジスタの各ゲートに接続さ
れ、ドレインから定電流を出力するエンハンスメント型
の第３のＰＭＯＳトランジスタと、前記第１のＮＭＯＳ
トランジスタのドレイン電流および第２のＮＭＯＳトラ
ンジスタのドレイン電流が等しくなるように制御するた
めの帰還回路とを具備することを特徴とする。
【００１３】第２の発明の定電流回路は、電源電圧が与
えられる電源ノードと接地電位を有する接地ノードとの
間に直列に接続されたエンハンスメント型の第１のＰＭ
ＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび
第１の抵抗素子と、前記電源ノードと接地ノードとの間
に直列に接続されたエンハンスメント型の第２のＰＭＯ
Ｓトランジスタ、ドレイン・ゲートが前記第１のＮＭＯ
Ｓトランジスタのゲートに接続された第２のＮＭＯＳト
ランジスタおよび第２の抵抗素子と、前記電源ノードに
ソースが接続され、ゲートが前記第１のＰＭＯＳトラン
ジスタおよび第２のＰＭＯＳトランジスタの各ゲートに
接続され、ドレインから定電流を出力するエンハンスメ
ント型の第３のＰＭＯＳトランジスタと、前記第１のＮ
ＭＯＳトランジスタのドレイン電流および第２のＮＭＯ
Ｓトランジスタのドレイン電流が等しくなるように制御
するための帰還回路とを具備することを特徴とする。
えられる電源ノードと接地電位を有する接地ノードとの
間に直列に接続されたエンハンスメント型の第１のＰＭ
ＯＳトランジスタ、第１のＮＭＯＳトランジスタおよび
第１の抵抗素子と、前記電源ノードと接地ノードとの間
に直列に接続されたエンハンスメント型の第２のＰＭＯ
Ｓトランジスタ、ドレイン・ゲートが前記第１のＮＭＯ
Ｓトランジスタのゲートに接続された第２のＮＭＯＳト
ランジスタおよび第２の抵抗素子と、前記電源ノードに
ソースが接続され、ゲートが前記第１のＰＭＯＳトラン
ジスタおよび第２のＰＭＯＳトランジスタの各ゲートに
接続され、ドレインから定電流を出力するエンハンスメ
ント型の第３のＰＭＯＳトランジスタと、前記第１のＮ
ＭＯＳトランジスタのドレイン電流および第２のＮＭＯ
Ｓトランジスタのドレイン電流が等しくなるように制御
するための帰還回路とを具備することを特徴とする。
【００１４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＣＭＯＳ集積回路に形成されたＣＭＯＳ
型の定電流回路を示している。
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係るＣＭＯＳ集積回路に形成されたＣＭＯＳ
型の定電流回路を示している。
【００１５】図１において、電源電圧Ｖccが与えられる
電源ノードと接地電位ＧＮＤを有する接地ノードとの間
には、エンハンスメント型の第１のＰＭＯＳトランジス
タＰ1 、第１のＮＭＯＳトランジスタＮ1 および第１の
抵抗素子Ｒ1 が直列に接続されている。
電源ノードと接地電位ＧＮＤを有する接地ノードとの間
には、エンハンスメント型の第１のＰＭＯＳトランジス
タＰ1 、第１のＮＭＯＳトランジスタＮ1 および第１の
抵抗素子Ｒ1 が直列に接続されている。
【００１６】また、前記電源ノードと接地ノードとの間
には、エンハンスメント型の第２のＰＭＯＳトランジス
タＰ2 および第２のＮＭＯＳトランジスタＮ2 が直列に
接続されている。また、前記電源ノードにエンハンスメ
ント型の第３のＰＭＯＳトランジスタＰ3 のソースが接
続されている。前記第２のＮＭＯＳトランジスタＮ2
は、ドレイン・ゲートが接続されており、この第２のＮ
ＭＯＳトランジスタＮ2のゲートに前記第１のＮＭＯＳ
トランジスタＮ1 のゲートが接続されており、これらの
ＮＭＯＳトランジスタはカレントミラー回路１０を形成
している。
には、エンハンスメント型の第２のＰＭＯＳトランジス
タＰ2 および第２のＮＭＯＳトランジスタＮ2 が直列に
接続されている。また、前記電源ノードにエンハンスメ
ント型の第３のＰＭＯＳトランジスタＰ3 のソースが接
続されている。前記第２のＮＭＯＳトランジスタＮ2
は、ドレイン・ゲートが接続されており、この第２のＮ
ＭＯＳトランジスタＮ2のゲートに前記第１のＮＭＯＳ
トランジスタＮ1 のゲートが接続されており、これらの
ＮＭＯＳトランジスタはカレントミラー回路１０を形成
している。
【００１７】また、前記第１のＰＭＯＳトランジスタＰ
1 、第２のＰＭＯＳトランジスタＰ2 および第３のＰＭ
ＯＳトランジスタＰ3 は各ゲート相互が接続されてお
り、上記第３のＰＭＯＳトランジスタＰ3 のドレインか
ら定電流を出力する。
1 、第２のＰＭＯＳトランジスタＰ2 および第３のＰＭ
ＯＳトランジスタＰ3 は各ゲート相互が接続されてお
り、上記第３のＰＭＯＳトランジスタＰ3 のドレインか
ら定電流を出力する。
【００１８】さらに、前記第１のＮＭＯＳトランジスタ
Ｎ1 のドレイン電流Ｉ1 および第２のＮＭＯＳトランジ
スタＮ2 のドレイン電流Ｉ2 が等しくなる（Ｉ1 ＝Ｉ2
）ように制御するための帰還回路が設けられている。
Ｎ1 のドレイン電流Ｉ1 および第２のＮＭＯＳトランジ
スタＮ2 のドレイン電流Ｉ2 が等しくなる（Ｉ1 ＝Ｉ2
）ように制御するための帰還回路が設けられている。
【００１９】上記帰還回路の一例として、前記第１のＮ
ＭＯＳトランジスタＮ1 のドレイン電圧の電圧が非反転
入力端（＋）に入力し、基準電圧Ｖref が反転入力端
（−）に入力し、出力電圧を前記各ＰＭＯＳトランジス
タＰ1 、Ｐ2 およびＰ3 の各ゲートに供給する帰還用差
動増幅回路１１が接続されている。
ＭＯＳトランジスタＮ1 のドレイン電圧の電圧が非反転
入力端（＋）に入力し、基準電圧Ｖref が反転入力端
（−）に入力し、出力電圧を前記各ＰＭＯＳトランジス
タＰ1 、Ｐ2 およびＰ3 の各ゲートに供給する帰還用差
動増幅回路１１が接続されている。
【００２０】上記構成において、第１のＮＭＯＳトラン
ジスタＮ1 の実効的なゲート幅／ゲート長をＷ1 ／Ｌ
1 、第２のＮＭＯＳトランジスタＮ2 の実効的なゲート
幅／ゲート長をＷ2 ／Ｌ2 で表わすと、（Ｗ1 ／Ｌ1 ）
＞（Ｗ2 ／Ｌ2 ）に設定されている。そして、カレント
ミラー回路１０を形成しているＮＭＯＳトランジスタＮ
1 およびＮ2 は、強反転飽和領域で動作しており、動作
が非常に安定である。
ジスタＮ1 の実効的なゲート幅／ゲート長をＷ1 ／Ｌ
1 、第２のＮＭＯＳトランジスタＮ2 の実効的なゲート
幅／ゲート長をＷ2 ／Ｌ2 で表わすと、（Ｗ1 ／Ｌ1 ）
＞（Ｗ2 ／Ｌ2 ）に設定されている。そして、カレント
ミラー回路１０を形成しているＮＭＯＳトランジスタＮ
1 およびＮ2 は、強反転飽和領域で動作しており、動作
が非常に安定である。
【００２１】一般に、強反転飽和領域で動作しているＮ
ＭＯＳトランジスタのドレイン電流ＩDSは次式で示され
る。 ＩDS＝（μo ＣoxＷ／２Ｌ）（ＶGS−ＶT ）2 …（３） ＶGS＝ＩDS（２Ｌ／μo ＣoxＷ）1/2 ＋ＶT …（４） ここで、μo は電子の移動度、Ｃoxはゲート酸化膜容
量、Ｗはゲート幅Ｌは実効ゲート長、ＶGSはゲート・ソ
ース間電圧、ＶT は閾値電圧である。
ＭＯＳトランジスタのドレイン電流ＩDSは次式で示され
る。 ＩDS＝（μo ＣoxＷ／２Ｌ）（ＶGS−ＶT ）2 …（３） ＶGS＝ＩDS（２Ｌ／μo ＣoxＷ）1/2 ＋ＶT …（４） ここで、μo は電子の移動度、Ｃoxはゲート酸化膜容
量、Ｗはゲート幅Ｌは実効ゲート長、ＶGSはゲート・ソ
ース間電圧、ＶT は閾値電圧である。
【００２２】前記第１のＰＭＯＳトランジスタＰ1 およ
び第１のＮＭＯＳトランジスタＮ1に流れる電流をＩ1
、抵抗素子Ｒ1 に生じる電圧降下をＶR1、ＮＭＯＳト
ランジスタＮ1 のゲートノードＡの電位をＶA 、第２の
ＰＭＯＳトランジスタＰ2 および第２のＮＭＯＳトラン
ジスタＮ2 に流れる電流をＩ2 、第１のＮＭＯＳトラン
ジスタＮ1 のゲート・ソース間電圧をＶGS1 、第２のＮ
ＭＯＳトランジスタＮ2のゲート・ソース間電圧をGS2
で表わすと、次式（５）、（６）に示すような関係が成
立する。 ＶA ＝ＶGS2 ＝ＶGS1 ＋Ｉ1 ・Ｒ1 …（５） （Ｉ2 ・２Ｌ2 ／μo ＣoxＷ2 ）1/2 ＝（Ｉ1 ・２Ｌ1 ／μo ＣoxＷ1 ）1/2 ＋Ｉ1 ・Ｒ1 …（６） 上式（６）において、Ｌ1 とＬ2 とを等しく設定する
（Ｌ1 ＝Ｌ2 ＝Ｌ）ものとし、前記帰還用差動増幅回路
１１による帰還制御作用によりＮＭＯＳトランジスタＮ
1 のドレイン電流Ｉ1 およびＮＭＯＳトランジスタＮ2
のドレイン電流Ｉ2 が等しくなる（Ｉ1 ＝Ｉ2 ）ものと
すれば、定電流出力Ｉｏ（＝Ｉ2 ＝Ｉ1 ）として次式
（７）が導き出される。 Ｉｏ＝（２Ｌ／μo Ｃox）｛（１/ Ｗ2 ）1/2 −（１/ Ｗ1 ）1/2 ｝2 ／Ｒ1 2 …（７） 上式（７）から分かるように、Ｗ1 とＷ2 との比を適切
に設定することにより、Ｒ1 のみにより出力電流Ｉｏを
決定する、つまり、カレントミラー回路を形成している
ＮＭＯＳトランジスタＮ1 およびＮ2 のＷ1 ／Ｌ1 2 、
Ｗ2 ／Ｌ2 に依存しないように出力電流Ｉｏを決定する
ことが可能になる。
び第１のＮＭＯＳトランジスタＮ1に流れる電流をＩ1
、抵抗素子Ｒ1 に生じる電圧降下をＶR1、ＮＭＯＳト
ランジスタＮ1 のゲートノードＡの電位をＶA 、第２の
ＰＭＯＳトランジスタＰ2 および第２のＮＭＯＳトラン
ジスタＮ2 に流れる電流をＩ2 、第１のＮＭＯＳトラン
ジスタＮ1 のゲート・ソース間電圧をＶGS1 、第２のＮ
ＭＯＳトランジスタＮ2のゲート・ソース間電圧をGS2
で表わすと、次式（５）、（６）に示すような関係が成
立する。 ＶA ＝ＶGS2 ＝ＶGS1 ＋Ｉ1 ・Ｒ1 …（５） （Ｉ2 ・２Ｌ2 ／μo ＣoxＷ2 ）1/2 ＝（Ｉ1 ・２Ｌ1 ／μo ＣoxＷ1 ）1/2 ＋Ｉ1 ・Ｒ1 …（６） 上式（６）において、Ｌ1 とＬ2 とを等しく設定する
（Ｌ1 ＝Ｌ2 ＝Ｌ）ものとし、前記帰還用差動増幅回路
１１による帰還制御作用によりＮＭＯＳトランジスタＮ
1 のドレイン電流Ｉ1 およびＮＭＯＳトランジスタＮ2
のドレイン電流Ｉ2 が等しくなる（Ｉ1 ＝Ｉ2 ）ものと
すれば、定電流出力Ｉｏ（＝Ｉ2 ＝Ｉ1 ）として次式
（７）が導き出される。 Ｉｏ＝（２Ｌ／μo Ｃox）｛（１/ Ｗ2 ）1/2 −（１/ Ｗ1 ）1/2 ｝2 ／Ｒ1 2 …（７） 上式（７）から分かるように、Ｗ1 とＷ2 との比を適切
に設定することにより、Ｒ1 のみにより出力電流Ｉｏを
決定する、つまり、カレントミラー回路を形成している
ＮＭＯＳトランジスタＮ1 およびＮ2 のＷ1 ／Ｌ1 2 、
Ｗ2 ／Ｌ2 に依存しないように出力電流Ｉｏを決定する
ことが可能になる。
【００２３】図２は、本発明の第２の実施の形態に係る
ＣＭＯＳ集積回路に形成されたＣＭＯＳ型の定電流回路
を示している。図２に示す定電流回路は、図１に示した
定電流回路と比べて、第２のＮＭＯＳトランジスタＮ2
のソースと接地ノードとの間に第２の抵抗素子Ｒ2 が挿
入接続されている点が異なり、その他は同じであるので
図１中と同一符号を付している。図２の定電流回路の動
作は、図１の定電流回路の動作と比べて、基本的に同じ
であるが、次の点が異なる。
ＣＭＯＳ集積回路に形成されたＣＭＯＳ型の定電流回路
を示している。図２に示す定電流回路は、図１に示した
定電流回路と比べて、第２のＮＭＯＳトランジスタＮ2
のソースと接地ノードとの間に第２の抵抗素子Ｒ2 が挿
入接続されている点が異なり、その他は同じであるので
図１中と同一符号を付している。図２の定電流回路の動
作は、図１の定電流回路の動作と比べて、基本的に同じ
であるが、次の点が異なる。
【００２４】即ち、前式（５）の代わりに次式（５ａ）
が成り立つ。 ＶA ＝ＶGS2 ＋Ｉ2 ・Ｒ2 ＝ＶGS1 ＋Ｉ1 ・Ｒ1 …（５ａ） Ｉ1 ＝Ｉ2 とすれば、上式（５ａ）から次式（８）が導
き出される。
が成り立つ。 ＶA ＝ＶGS2 ＋Ｉ2 ・Ｒ2 ＝ＶGS1 ＋Ｉ1 ・Ｒ1 …（５ａ） Ｉ1 ＝Ｉ2 とすれば、上式（５ａ）から次式（８）が導
き出される。
【００２５】 ＶGS2 ＝ＶGS1 ＋Ｉ1 （Ｒ1 −Ｒ2 ） …（８） 上式（８）において、Ｉ1 ＝Ｉ2 とすれば、定電流出力
Ｉｏ（＝Ｉ2 ＝Ｉ1 ）として次式（７ａ）が導き出され
る。
Ｉｏ（＝Ｉ2 ＝Ｉ1 ）として次式（７ａ）が導き出され
る。
【００２６】 Ｉｏ＝（２Ｌ／μo Ｃox）｛（１/ Ｗ2 ）1/2 −（１/ Ｗ1 ）1/2 ｝2 ／ （Ｒ1 −Ｒ2 ）2 …（７ａ） つまり、図２に示したようにＮＭＯＳトランジスタＮ1
およびＮ2 の各ソース側に対応して抵抗素子Ｒ1 、Ｒ2
が挿入接続された定電流回路によれば、ＮＭＯＳトラン
ジスタＮ1 およびＮ2 の特性のばらつきによる影響を軽
減し、それぞれの出力抵抗を大きくすることが可能にな
り、電源電圧Ｖccの変動に対して定電流出力Ｉｏの変動
が小さく抑制されるという効果が得られる。
およびＮ2 の各ソース側に対応して抵抗素子Ｒ1 、Ｒ2
が挿入接続された定電流回路によれば、ＮＭＯＳトラン
ジスタＮ1 およびＮ2 の特性のばらつきによる影響を軽
減し、それぞれの出力抵抗を大きくすることが可能にな
り、電源電圧Ｖccの変動に対して定電流出力Ｉｏの変動
が小さく抑制されるという効果が得られる。
【００２７】
【発明の効果】上述したように本発明によれば、電流出
力決定用のカレントミラー回路のＭＯＳトランジスタを
強反転飽和領域で動作させることにより、安定な動作に
より定電流出力のばらつきを抑制し得る定電流回路を提
供することができる。
力決定用のカレントミラー回路のＭＯＳトランジスタを
強反転飽和領域で動作させることにより、安定な動作に
より定電流出力のばらつきを抑制し得る定電流回路を提
供することができる。
【図１】本発明の第１の実施の形態に係る定電流回路を
示す回路図。
示す回路図。
【図２】本発明の第２の実施の形態に係る定電流回路を
示す回路図。
示す回路図。
【図３】従来の定電流回路を示す回路図。
Ｐ１、Ｐ２、Ｐ３…ＰＭＯＳトランジスタ、 Ｎ１、Ｎ２…ＮＭＯＳトランジスタ、 Ｒ１…抵抗素子、 １１…帰還用差動増幅回路。
Claims (4)
- 【請求項１】 電源電圧が与えられる電源ノードと接地
電位を有する接地ノードとの間に直列に接続されたエン
ハンスメント型の第１のＰＭＯＳトランジスタ、第１の
ＮＭＯＳトランジスタおよび第１の抵抗素子と、 前記電源ノードと接地ノードとの間に直列に接続された
エンハンスメント型の第２のＰＭＯＳトランジスタおよ
びドレイン・ゲートが前記第１のＮＭＯＳトランジスタ
のゲートに接続された第２のＮＭＯＳトランジスタと、 前記電源ノードにソースが接続され、ゲートが前記第１
のＰＭＯＳトランジスタおよび第２のＰＭＯＳトランジ
スタの各ゲートに接続され、ドレインから定電流を出力
するエンハンスメント型の第３のＰＭＯＳトランジスタ
と、 前記第１のＮＭＯＳトランジスタのドレイン電流および
第２のＮＭＯＳトランジスタのドレイン電流が等しくな
るように制御するための帰還回路とを具備することを特
徴とする定電流回路。 - 【請求項２】 請求項１記載の定電流回路において、 前記第２のＮＭＯＳトランジスタのソースと接地ノード
との間に挿入接続された第２の抵抗素子をさらに具備す
ることを特徴とする定電流回路。 - 【請求項３】 請求項１または２記載の定電流回路にお
いて、 前記帰還回路は、前記第１のＮＭＯＳトランジスタのド
レインの電圧が非反転入力端に入力し、基準電圧が反転
入力端に入力し、出力電圧を前記第１乃至第３のＰＭＯ
Ｓトランジスタの各ゲートに供給する帰還用差動増幅回
路であることを特徴とする定電流回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
定電流回路において、 前記第１のＮＭＯＳトランジス
タの実効的なゲート幅／ゲート長をＷ1 ／Ｌ1 、第２の
ＮＭＯＳトランジスタの実効的なゲート幅／ゲート長を
Ｗ2 ／Ｌ2 で表わすと、（Ｗ1 ／Ｌ1 ）＞（Ｗ2 ／Ｌ
2 ）に設定されていることを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9092204A JPH10283048A (ja) | 1997-04-10 | 1997-04-10 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9092204A JPH10283048A (ja) | 1997-04-10 | 1997-04-10 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10283048A true JPH10283048A (ja) | 1998-10-23 |
Family
ID=14047928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9092204A Pending JPH10283048A (ja) | 1997-04-10 | 1997-04-10 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10283048A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111463744A (zh) * | 2020-04-10 | 2020-07-28 | 中国科学院西安光学精密机械研究所 | 一种具备迟滞效应的自恢复欠电压保护电路 |
| CN115113681A (zh) * | 2022-07-22 | 2022-09-27 | 北京智芯微电子科技有限公司 | 负载调整率补偿电路、稳压电路、装置及芯片 |
| US11880218B2 (en) | 2018-11-26 | 2024-01-23 | Murata Manufacturing Co., Ltd. | Current output circuit |
-
1997
- 1997-04-10 JP JP9092204A patent/JPH10283048A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11880218B2 (en) | 2018-11-26 | 2024-01-23 | Murata Manufacturing Co., Ltd. | Current output circuit |
| CN111463744A (zh) * | 2020-04-10 | 2020-07-28 | 中国科学院西安光学精密机械研究所 | 一种具备迟滞效应的自恢复欠电压保护电路 |
| CN115113681A (zh) * | 2022-07-22 | 2022-09-27 | 北京智芯微电子科技有限公司 | 负载调整率补偿电路、稳压电路、装置及芯片 |
| CN115113681B (zh) * | 2022-07-22 | 2023-04-28 | 北京智芯微电子科技有限公司 | 负载调整率补偿电路、稳压电路、装置及芯片 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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