JPS59207667A - 半導体装置 - Google Patents

半導体装置

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JPS59207667A
JPS59207667A JP58080895A JP8089583A JPS59207667A JP S59207667 A JPS59207667 A JP S59207667A JP 58080895 A JP58080895 A JP 58080895A JP 8089583 A JP8089583 A JP 8089583A JP S59207667 A JPS59207667 A JP S59207667A
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layer
semiconductor layer
impurity
semiconductor
semiconductor device
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Yoshifumi Katayama
片山　良史
Yasuhiro Shiraki
靖寛 白木
Ken Yamaguchi
憲 山口
Yoshimasa Murayama
村山　良昌
Yasushi Sawada
沢田　安史
Toshiyuki Usagawa
利幸 宇佐川
Eiichi Maruyama
丸山　「えい」一
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、高速で動作する電界効果型半導体装置に関す
るものである。
ｔ［ｐｌ：ｌ−、−￥ｒ＋、］ 電界効果型半導体装置（以下、ＦＥＴと略記）の性能の
向上を図るには、第１に電子の移動度が高い半導体材料
を用い、第２にチャンネル長を短くすることが効果的で
ある。
先ず、電子の移動度が高い半導体材料を用いることに関
して説明する。
ガリウム砒素（ＧａＡｓ）　　はその電子の移動度がシ
リコンに比して著しく高く、高速デバイスを作成するに
適した材料である。ＭＯＳ　（Ｍｅｔａｌ　−Ｑｘｉｄ
ｅ　−８ｅｍｉｃｏｎｄｕｃｔｏｒ　）型電界効果トラ
ンジスタにおけるゲート絶縁層のかわりに、ドナー不純
物を添加したアルミニウムガリウム砒素（ＡｔＧａＡｓ
）結晶を用いると、その界面に担体が誘起され電界効果
型トランジスタが作成できることがわかってきた。第１
図はこのトランジスタの動作領域のバンド構造図である
。１３は電極部、１２は不純物を含有するＡｔＧａＡｓ
層、１１は実質的に不純物を含有しないＧａＡｓ層であ
る。又Ｆ！ｌはフェルミレベルを示す。第１図において
１５はとの担体であるが二次元的なポテンシャルの中に
とじ込められている。この担体１５は、ＡｚｏａＡｓ（
ｔ２）中のドナー不純物準位（１４）から供給され、不
純物を含有しないＧａＡ　Ｓ中を走行するため、イオン
化したドナー不純物とは場所的に分離されている。その
結果、不純物ポテンシャルによる散乱が著しく減少し、
高移動度が実現できる。しかしながら、この高移動度の
電子を用いてトランジスタを作成する場合、ＡｔＧａＡ
ｓ中に多重のドナーが添加されているために、ゲート電
圧が界面領域に有効にかからず、相互コンダクタンスを
下げる結果になってしまう。これを防ぐためには、ＭＯ
８構造のように不純物を添加しないＡｔＧａＡｓ　を用
いることが望ましい。しかしながら、ショットキー型の
ゲートの場合には、ソースおよびドレイン電極と、チャ
ンネルとの間にはＭＯ８構造の場合とは異なり、間隙が
できることが多い。こうした場合には、ＡｔＧａＡｓ　
あるいはＧａＡｓ中にドナー不純物を添加しない場合、
担体がこの間隙部に誘起されず、従ってチャンネルとソ
ース・ドレイン電極とを接続することができず、トラン
ジスタとして動作に困難性を生ずる。
〔発明の概要〕
本発明は、このチャンネルとソース、ドレイン電極間の
間隙領域の、禁制帯巾の広いゲート電極側半導体、上記
の例ではＡｔＧａＡｓ　中にドナー不純物を導入し、ゲ
ート電極直下のチャンネル部には不純物を導入しないこ
とを特徴とする電界効果トランジスタである。更に本構
造に短チヤネル化しても十分に特性を確保し得る構造を
提供するものである。かかる構造によって、（１）チャ
ンネル近傍のＡｌＧａＡｓ　中に散乱中心になる不純物
がないために１移動度が増大する、（２）ＡｔＧａＡｓ
層をＭＯ８における絶縁層と同等の働きを持たせること
ができるので、ゲート電圧を有効にチャンネル部に印加
でき、相互コンダクタンスを増大できること、（３）間
隙部にはドナー不純物から担体が供給されるので、チャ
ンネル部とソース、ドレイン電極が接続でき、トランジ
スタとして作動する等の特徴を有している。
Ａｌ０ａＡｓおよびＧａＡｓからなるヘテロ構造電界効
果トランジスタの場合には、ＧａＡＳとＡｔＧａＡｓ　
　との伝導帯の界面での差が約０．３ｅＶであり、ショ
ットキー障壁が約０．６６　Ｖ程度である。従って、不
純物を添加しないＡｔＧａＡｓを用いた場合には、ゲー
ト電圧をかけない状態ではチャンネルが形成されない。
第２図にこの場合のバンド構造図を示す。１３はやはシ
ミ極部、１２はＡｔＧａＡｓ層、１１はＧａＡＢ層で、
Ｆｖは７．１１１−　ルミレベルを示している。第２図
の場合、ノーマリオフ状態であり、ゲートに正の電圧を
かけることによってチャンネルが形成される。すなわち
エンハンスメント型のトランジスタとなる。一方、従来
型の、不純物を添加したＡｔＧａＡｓ　を使用する場合
には、ノーマリオンで、デプレーション型のトランジス
タになる。しかし、後者の場合でも、ＡｔＧａＡｓ層を
著しく薄く（〜５００人）すると、ショットキー障壁に
よる空乏層（１６）がんηａＡＳ金属に伸び、ノーマリ
オフ型が実現される。これら従来の二つのタイプのトラ
ンジスタを組合せることにより、集積回路を作製するこ
とができるが、エンハンスメント型はエツチングにより
ＡｆｆｉａＡｓを薄くシ、デプレッション型はＡｔＧａ
Ａ３　　を厚くするといった構造にしなければならない
。従って同一基板上に両者を作るのは手数がかかるとと
もに、エツチングの精度が低いために特性のバラツキを
生ずるといった欠点がある。
本発明のトランジスタを使用すれば、集積化する場合に
は、上記の問題が解決される。すなわち、エンハンスメ
ント型の本発明トランジスタを複数個作成する過程で必
要なトランジスタにのみ例えばイオン打込み法罠おいて
不純物を導入し、ポテンシャル形状を変化させて、ゲー
トの閾値を変えるか、必要ならばノーマリオンになるま
で不純物濃度を上げてデプレッション型のトランジスタ
にすればよい。この際、イオン打込みによって形成され
る格子欠陥の影響、不純物そのものによる担体の散乱確
率の増大を防ぐために、イオンの平均飛程かへテロ界面
より、３００Å以上離してイオン打込みを行うことが肝
要である。イオン打込みは不純物量を精度よく制御でき
るため、閾値の制御によく利用されている技術であり、
従って従来のエツチング法よりもはるかに精度よく、シ
かも特性のバラツキを少なくすることが可能である。
次にチャンネル長を短くすることによる性能の向上につ
いて説明する。しかし、短チャンネル化に伴い、パンチ
スルー現象と呼ばれる望ましくない現象が生ずる。これ
について、以下、ヘテロ構造電界効果素子（以下ＰＥＴ
と略称する）について説明する。
従来のへテロ構造ＦＥＴはたとえば、第３図に示すよう
に半絶縁性ＧａＡＳ基板１の上に連続的にエピタキシャ
ル成長させたｎ型ＧａＡＳ層２、ｎ型Ａｔ０，３ＧａＯ
１７Ａ８層３、に形成サレタソース・トレーン領域５′
、５と、上記Ａ　ｔ　ｏ、３　Ｇ　ａ　（１，７ＡＢ層
３上に設けられたゲート電極４を具備した構造になって
いる。
このヘテロ構造半導体装置、特に高集積化を目的とする
短チャンネルのへテロ構造ＦＥＴにおいては、印加され
たドレイン電圧ＶＤＤによって起るソースドレイン間の
パンチスルー現象のため、サブスレショールド領域にお
けるドレイン電流−ゲート電圧特性が悪化する。即ち、
短チャンネルのへテロ構造半導体装置では、長チャンネ
ルのへテロ構造半導体装置にくらべて、ソース・ドレイ
ン間にパンチスルー電流が流れて、ドレイン電流が完全
にはピンチオフしないという好ましくない特性がある。
これに対し、ｎ型ＧａＡ３層２の不純物濃度を著しく低
くすることにより、不純物分布によるポテンシャルのゆ
らぎをなくシ、さらにパンチスルー電流が流れる原因と
なるキャリヤ分布の空間釣人がシを押えるためｎ型Ｑａ
Ａｓ層２とｎ型Ａ　ｔ　ｏ、ａ　Ｇ　ａ　ｏ、ｔ　Ａ　
８層３の界面に近い位置にソース（あるいはドレイン）
不純物と反対導電型の不純物を高濃度に含む厚さの薄い
層を形成し、更に、いわゆるドレイン空乏層の空間釣人
がジを押える（９） 為、ソース（あるいはドレイン）不純物と反対導電型の
不純物層を、ポテンシャル線の広がり易い位置に一層又
は複数層具備させることによシ、パンチスルーを押え良
好な特性を示す短チヤンネル電界効果型半導体装置を提
供するものである。
具体的実施例をあげて説明をする前に、本発明の重要な
ポイントに補足説明を加えておく。
短チャネルへテロ構造半導体装置において、パンチスル
ー電流が流れるのは、ドレイン空乏層がソース側へ向っ
てのび、ドレイン空乏層とソース空乏層が直接影響し合
う為である。こうした様子を明らかにしたのが、第４図
である。図では、ドレイン５をとりかこむ様につつんで
いる等ポテンシャル線７がソース側へ向ってふくらみ、
又、通常のパンチスルーしていない状態で基体と絶縁膜
の界面近傍を流れる電流８が、界面から離れ、基体深さ
方向に広がりをましている。こうした電流分布の空間釣
人がりは、チャネル長を短くすればする程著しく、従っ
て、大きなパンチスルー電流が流れる。
（１０） なお、５′はソース、３はＡｔＧａＡｓ層、１はＧａＡ
Ｓ基板を示している。
本発明では、パンチスルーを押える為、２つの重要な概
念を明確にしている。その１は、第４図に示されるよう
な電流分布の空間釣人がりを押え、−次元的な電流分布
を実現することである。第２は、等ポテンシャル線のふ
くらみが、ソース側へ向ってのびて行くことを押さえる
ことである。即ちドレイン電界の空間的・電気的遮蔽効
果である。
上記２つの重要な概念を実現する為、口型ＧａＡｓ層２
に設ける特別の不純物層は、少なくとも一層、好ましく
は二層必要となる。即ち、第一層は、界面に非常に近い
位置に、第二層はポテンシャルのふくらみの最も大きい
位置であり（この層は必らず必要となる。）、この二層
は、ソース（又はドレイン）不純物と反対導電性不純物
で形成されなければならない。しかも、上記２つの概念
を効果的に実現させるには、不純物の濃度は高く、且つ
、寸法的には薄い層を形成させる必要がある。
なお、このようにソース（又はドレイン）不純（１１） 物と反対導電型不純物層を二層あるいはそれ以上設ける
と、しきい電圧が高くなりすぎる欠点が生ずる。しかし
、このしきい電圧の上昇は、ソース（又はドレイン）不
純物と同一型不純物層を付加することにより、容易に制
御可能である。
なお、本発明のＦＥＴにおけるチャネル領域を有する第
１の半導体層は低不純物濃度となしているが、平均的に
は１０”ｃｍ−”以下、又ソースおよびドレインに隣接
する高不純物濃度領域は１０１６ｃｍ−３以上の不純物
濃度となすのが通例である。
前記第１の半導体層に形成された前述の不純物層は、そ
の厚さと不純物濃度の積が５Ｘ１０”７以上１×１０１
３Ｃｒｎ−２以下と々すのが良い。
この不純物層は第２の半導体層（前述の第１の半導体層
と第２の半導体層はへテロ接合を形成し、且第１の半導
体層の禁止帯幅は第２の半導体層のそれより小さく設定
されている。）との界面から５０〜１００ＯＡの間の所
望の深さの個所に設けられるのが良い。又導電型はｐ形
又はｐ形である。
又、この不純物層の厚さは１０人〜５００人、よ（１２
） υ好ましくは１０人〜２００人である。
なお、この第１の半導体層に設ける不純物層は同一材質
によって積層されたものをも意味するごととする。更に
この不純物層は実施例にみられる如く基板面全体に形成
しなくとも、少なくとも、ソース領域５′、ドレイン領
域５の間に入れることで同様の効果を生ずる。
次に、本発明によるペテロ接合半導体装置の素子内部の
動作を解析した結果の１例を第５図に示す。図から明ら
かなように、電流分布８は界面近傍に限定され、さらに
ポテンシャル分布（等高線表示）も又、ドレイン側でピ
ンニング効果の表われていることが示されている。図中
の符号は第４図のそれと同様である。
こうした特別の不純物層による遮蔽効果は、ヘテロ構造
ＦＥＴのみならず、電界効果デバイス一般に適用できる
ことは言うまでもない。
また、上記の高濃度に不純物を含む層の代りとして、Ａ
ｔＧａＡｓ　等バンドギャップの大きな半導体層を挿入
することによっても、同様の効果が期（１３） 待できる。
以上にその原理を詳細に説明した電界効果型半導体装置
の実施例を以下に説明する。
実施例１ 第６図（ａ）〜（Ｃ）　Ｋ主要工程を示す。
半絶縁性ＧａＡＳ基板２１上に、分子線エピタキシー法
を用いて、不純物を故意には添加しないＧａＡ　８層（
２２）を約１μｍ（通常、５０００人〜１．５μｍ程度
としている。）を基板温度５８０Ｃにて成長したのち、
たとえばＺｎ’＄ＧａＡ３中では、ｐ形のドーパントを
約２　Ｘ　１０”　ｃｍ−”　（通常１×１０！７〜１
×１０Ｘ！０ｃｒｎ−３）含むＧａＡｓ層（２３）を約
２０人（通常１０人〜５００人）、さらに不純物を故意
には添加しないＧ　ａ　Ａ　ｓ層（２４）を約３００人
（この値は必要なデバイスの特性により、５０人〜２０
００人の間の適当な値をとる）を分子線エピタキシー法
を用いて連続して成長さる。なお、不純物を含むＧａＡ
ｓ層（２３）は、ｐ型又はｐ形層および不純物を添加し
ないＧａＡｓ層の多層構造であってもよい。さらに、こ
のｐ型の不純物を含む（１４） 層の代りに、ＧａＡＳよりバンド・ギャップの大きな半
導体層たとえば不純物を添加しないＡｔｏ、ａＧａｏ７
ＡＳ層でおき代えてもよい。また、電流容量の大きなＰ
ＥＴを作成する必要がある場合には、さきのｐ型層に加
えて、不純物を故意には添加しないＧａＡｓ層をだとえ
ば５００人成長させた後、ｎ型のドーパントを５　Ｘ　
１０１７ｃｍ−”含むＧａＡｓ層を２０人（通常１０〜
５００人）分子線エビクキシー法を用いて成長させたも
のをもって、２３のＧａＡＳ層の役割をもだす。さらに
この上に、分子線エピタキシー法を用いて、故意には不
純物を添加しないで、Ａｔ、！：Ｇａとの組成比が約０
．３＝０．７になるＡｔＧａＡｓ層（２５）を１２００
人（大略２００〜５０００Ａの範囲で選択している）を
成長させる。第６図（ａ）がこの状態を示している。
上記の多層構造のエピタキシ一層上に、ゲート電極２６
となる金属、例えばＴｉ；Ｗを約２μｍ厚をつけた後、
この金属電極をイオン打込みの際のマスクとして（セル
ファライン）Ｓｉイオン２７を７０　ＫｅＶで２　Ｘ　
１０”ｃｍ−”打込む。イオン（１５） 打込みにより発生した格子欠陥を除去し、イオンを活性
化させるために、７５０ｉＣ，３０分間のアニールを行
なった。第６図（ｂ）に２８として示したのがこの不純
物領域である。イオンの活性化率を高めるためには８５
０Ｃの高温でアニールする方が望ましいが、ＡｔＧａＡ
ｓ、ｓ　、　Ｇａ、Ａｓ界面のボケを防ぎ、また不純物
の拡散を防ぐために上記の温度でアニールは行なってい
る。
なお、上記ドナー不純物としてはＢｉの外にＧｅ、８ｎ
、Ｔｅ、Ｓｅ、Ｓ等を用いることが出来る。大略１０１
３〜１０”ｃｍ−３の程度をイオン打込みする不純物濃
度はキャリアをどの程度化ぜしめるか、即ち装置の要求
される特性に応じて設定される。イオン打込みのエネル
ギーは打込み元素に応じて異なるが５０〜２００　Ｋｅ
Ｖ　程度の範囲を使用する。
次にイオン打込み層とつながって、ソース（２９）およ
びドレイン電極領域（３０）を、通常の合金法にて形成
し、さらに電極金属Ａ　ｔ　（３１゜３２）を形成して
、電界効果トランジスタを作成（１６） した。なお、３３は界面に誘起されたキャリアを示して
いる。第６図（Ｃ）がこの状態である。
なお、ソースおよびドレイン領域の形成は、たとえばＡ
１１−Ｇｅ合金（２０００Ａ　）−Ｎ　１（１００人）
　−Ａ　ｕ　−（）　ｅ合金（３０００Ａ　＞を所定部
分に積層し、Ｈ２中、４ｏ０ｔＺ’ｓ　　５分程度加熱
することによって形成される。
このようにして作成したトランジスタは、ＡｔＧａＡＳ
　中に２　Ｘ　１０”　ｃｍ−”程度ドナーを添加して
作成した従来型のへテロ接合電界効果トランジスタに比
して、移動度で約１．５倍、相互コンダクタンスでは約
３倍の性能かえられた。
なお、ＡｔＧａＡｓ　　よりも化学的に安定なＱａＡｓ
をＡｔＧａＡｓ上にわずかに成長させることも、トラン
ジスタ作成効率を増加せしめることに有効であることは
、従来法と同じである。厚さとしては３００人〜２００
０人程度である。
実施例２ ウェハー上に集積回路を作った例を第７図に従って述べ
る。この実施例での基本となる構成は、（１７） エンハンスメント型とデプレーション型の電界効果トラ
ンジスタの対である。まず、実施例１と同様に半絶縁性
ＱａＡｓ基板２１上に分子線エピタキシー法で不純物を
故意には添加しないＧａＡＳ層（２２）約１μｍを基板
温度５８０Ｃにて成長したのち、Ｚｎを約１０”ｔｙｎ
−３含むＱａＡｓ層（２３）を約２０人、さらに不純物
を故意には添加しないＱａＡｓ層（２４）を約５００人
を分子線エピタキシー法を用いて連続して成長させ、さ
らに故意には添加しないＧａＡｌＡｓ　層２５を約１２
００人成長させる（第７図（ａ））。次いでトランジス
タとなるべき領域のうち、デプレーション型のトランジ
スタとなるべき領域へ、Ｓｉイオン（２６）を７０Ｋｅ
Ｖで２　Ｘ　１０１３ｃｍ−３打込む（第７図（ｂ））
。この場合、ＱａＡＡＡＳ層２５のみにイオン打込みす
るのがより好ましいととは前述した通りである。その後
、ゲート電極２７を形成したのち、これをマスクとして
、両方の、トランジスタのソースおよびドレイン電極と
なるべき領域２８に実施例１と同一の条件で、２回目の
イオン打込みを行ない同様のア（１８） ニールによって不純物を活性化することにより、エンハ
ンスメント型トデプレーション型のトランジスタを同時
に作成することができた（第７図（Ｃ））。
なお、上記ドナー不純物としてはＳｌの外にＧｅ、　Ｓ
ｎ、Ｔｅ、Ｓｅ、Ｓ等を用いることが出来る。大略１０
１３〜１０１４ｃｍ−３の程度をイオン打込みする不純
物濃度はキャリアをどの程度生ぜしめるか、即ち装置の
要求される特性に応じて設定される。イオン打込みのエ
ネルギーは打込み元素に応じて異なるが、５０〜２００
ＫｅＶ程度の範囲を使用する。
又、ソースおよびドレイン領域の形成は、たとえばＡｕ
−Ｑｅ金合金　２０００人）−Ｎｉ（１００人）−４ｕ
−Ｑｅ金合金　３０００人）を所定部分に積層し、Ｈ２
中、４００Ｃ，５分程度加熱することによって形成され
る（第７図（ｄ））。
以上の実施例ではＧａＡｓ−ＧａＡｔＡｓ系で構成した
半導体装置に関して説明したが、他のへテロ接合を構成
する材料も適当である。たとえば、ＡＬ、Ｇａ１−、Ａ
　５−ＡｌｘＧａｘ−ｘＡ　ｓ　、　ＧａＡｓ−ＡｔＪ
３ａＡｓＰ。
（１９） ＩｎＰ−ＩｎＧａＡｓＰ、　　ＩｎＰ−ＩｎＧａＡｓ、
　　Ｉｒ１ＡＳ−ＧａＡｓＳｂ、ＡｔＩｎＡｓ−ＧａＩ
ｎＡｓ等テアル。
ステアル単な説明 第１図は従来型へテロ接合電界効果トランジスタのエネ
ルギー・ダイヤグラムである。第２図は本発明に係わる
トランジスタのエネルギー・タイヤグラムを示す。第３
図、第４図は従来のへテロ接合電界効果トランジスタを
説明する図、第５図は本発明のへテロ接合電界効果トラ
ンジスタの動作状態を説明する図、第６図（ａ）〜（Ｃ
）は電界効果トランジスタの製造工程を示す装置断面、
第７図（ａ）〜（ｄ）は集積回路を構成する場合の製造
工程を示す装置断面図である。
２１・・・ＧａＡＳ基板、２２・・・ＧａＡＳ層（ノン
ドープ）、２３　・ｐ型Ｇ　ａ　Ａ　ｓ層（不純物層）
、２４−・・Ｑ　ａ　Ａ　８層（ノンドープ；第１の半
導体層）、２５・・・ＧａＡｌＡｓ　層（第２の半導体
層）、２６・・・制御電極、３０．３１・・・電極、２
８・・・高濃度不純物領域。
代理人　弁理士　高橋明夫 （２０） Ｙ　３　図 第　乙　図 （グン 第　７　口 （１１） 第１頁の続き ０発　明　者　沢田安史 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　宇佐用利幸 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　丸山瑛− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

  1. 【特許請求の範囲】 １、第１の半導体層と第２の半導体層とかへテロ接合を
    形成して配され、第１の半導体層の禁止帯幅は第２の半
    導体層のそれより小さくなっており、第１の半導体層と
    電子的に接続された少なくとも一対の電極と、前記へテ
    ロ接合近傍に生ずるキャリアの制御手段とを少なくとも
    有する半導体装置において、前記第１の半導体層の少な
    くともチャネル領域は低不純物濃度領域であり、ソース
    およびドレインに隣接する領域は高不純物濃度領域であ
    シ、且前記不純物と同−又は反対導電型の不純物層を前
    記第１の半導体層に少なくとも一層具備することを特徴
    とする半導体装置。 ２、前記チャネル領域の低不純物濃度領域の不純物濃度
    は平均的には１０１Ｓｃｍ−”以下であり、且前記ソー
    スおよびドレインに隣接する高不純物濃度領域の不純物
    濃度は１０Ｉ６ｃｒｎ−３以上なることを特徴とする特
    許請求の範囲第１項記載の半導体装置。 ３、前記第１の半導体層に形成された不純物層が複数層
    設けられていることを特徴とする特許請求の範囲第１項
    又は第２項記載の半導体装置。 ４、前記第１の半導体層に形成された不純物層における
    不純物濃度と不純物を添加した層の厚さの積が５　Ｘ　
    １０”ｃｌｎ”以上Ｉ　Ｘ　１０”ｃｍ−、”以下なる
    ことを特徴とする特許請求の範囲第１項〜第３項のいず
    れかに記載の半導体装置。 ５、前記第１の半導体層に形成された不純物層の厚さが
    １０人〜５００人なることを特徴とする特許請求の範囲
    第１項、第２項又は第３項記載の半導体装置。 ６、前記第１の半導体層に形成された不純物層を当該箱
    １の半導体層とバンド・ギャップを異にする半導体装置
    き換えられて構成されたことを特徴とする特許請求の範
    囲第１項記載の半導体装置。
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