JP2834172B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2834172B2 JP2834172B2 JP1029840A JP2984089A JP2834172B2 JP 2834172 B2 JP2834172 B2 JP 2834172B2 JP 1029840 A JP1029840 A JP 1029840A JP 2984089 A JP2984089 A JP 2984089A JP 2834172 B2 JP2834172 B2 JP 2834172B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はエピタキシヤル成長で導電型の能動層および
それと反対導電型の埋込層を形成する電界効果トランジ
スタに関する。
それと反対導電型の埋込層を形成する電界効果トランジ
スタに関する。
化合物半導体のMES（メタル セミコンダクタ：Ｍeta
l Ｓemiconductor）FET（フイールド エフエクト ト
ランジスタ:Field Effect Transistor）において、短チ
ヤネル効果の抑制とピンチオフ特性の改善の為に、ｎ型
能動層の下に埋込ｐ層を設ける例としては、公開技報81
−4352号、及び特開昭60−27173号に記載がなされてい
る。
l Ｓemiconductor）FET（フイールド エフエクト ト
ランジスタ:Field Effect Transistor）において、短チ
ヤネル効果の抑制とピンチオフ特性の改善の為に、ｎ型
能動層の下に埋込ｐ層を設ける例としては、公開技報81
−4352号、及び特開昭60−27173号に記載がなされてい
る。
〔発明が解決しようとする課題〕 ところで、埋込ｐ層を設けた能動層は、能動層中の不
純物密度が高くなり、キヤリアの移動度が低下するとい
う問題がある。それは、通常のキヤリアを発生させる為
のドナー不純物以外に、埋込ｐ層から能動層へ拡散した
アクセプタ不純物とそれを補償する為に付け加えるドナ
ー不純物とが能動層中に含まれることによる。
純物密度が高くなり、キヤリアの移動度が低下するとい
う問題がある。それは、通常のキヤリアを発生させる為
のドナー不純物以外に、埋込ｐ層から能動層へ拡散した
アクセプタ不純物とそれを補償する為に付け加えるドナ
ー不純物とが能動層中に含まれることによる。
例えば、アンドープGaAsの電子移動度は室温で約8500
cm2/V・Ｓであるが、FETの能動層中では約4200cm2/V・
Ｓ、埋込ｐ層を設ければ約3300cm2/V・Ｓに低下する。
能動層と埋込ｐ層の両方を薄層化したFETでは約1500〜2
500cm2/V・Ｓまで低下する場合もある。
cm2/V・Ｓであるが、FETの能動層中では約4200cm2/V・
Ｓ、埋込ｐ層を設ければ約3300cm2/V・Ｓに低下する。
能動層と埋込ｐ層の両方を薄層化したFETでは約1500〜2
500cm2/V・Ｓまで低下する場合もある。
移動度の低下はFETの高速化を妨げるので問題とな
る。しかし、従来は埋込ｐ層がキヤリア移動度を低下さ
せても、埋込ｐ層による短チヤネル効果抑制の効果によ
つてゲート長を短縮できればFETの高速化を図れるの
で、この問題には何ら対策を行なつていなかつた。
る。しかし、従来は埋込ｐ層がキヤリア移動度を低下さ
せても、埋込ｐ層による短チヤネル効果抑制の効果によ
つてゲート長を短縮できればFETの高速化を図れるの
で、この問題には何ら対策を行なつていなかつた。
すなわち、埋込ｐ層は、短チヤネル効果を抑制し、ゲ
ート長短縮を可能ならしめる効果が得られ、ゲート長の
短縮はFETを高速化し、埋込ｐ層によつて移動度が低下
しても、総合的にはFETの高速化がはかれるので、従来
において移動度の低下は無視されてきた。
ート長短縮を可能ならしめる効果が得られ、ゲート長の
短縮はFETを高速化し、埋込ｐ層によつて移動度が低下
しても、総合的にはFETの高速化がはかれるので、従来
において移動度の低下は無視されてきた。
しかし、FETの高速化の為には移動度が高い方が好ま
しいことは明らかである。本発明の目的は埋込ｐ層を設
けた能動層のキヤリア移動度を向上させたFETを提供す
ることにある。
しいことは明らかである。本発明の目的は埋込ｐ層を設
けた能動層のキヤリア移動度を向上させたFETを提供す
ることにある。
本発明においては、キヤリアの移動度を向上させる為
に、一導電型の能動層およびそれと反対導電型の埋込層
との間にアンドープ層（故意にドープしない層）を入れ
るものである。
に、一導電型の能動層およびそれと反対導電型の埋込層
との間にアンドープ層（故意にドープしない層）を入れ
るものである。
能動層がｎ型の場合を例にとり本発明の作用を説明す
る。ｎ型能動層と埋込ｐ層との界面はpn接合によつて空
乏化しているが、ｐ層のアクセプタとｎ層のドナーとが
含まれている為、不純物密度が高くキヤリアの移動度が
低い。そこで、ここを移動度の高いアンドープ層にすれ
ばFETの高速化を図ることができる。
る。ｎ型能動層と埋込ｐ層との界面はpn接合によつて空
乏化しているが、ｐ層のアクセプタとｎ層のドナーとが
含まれている為、不純物密度が高くキヤリアの移動度が
低い。そこで、ここを移動度の高いアンドープ層にすれ
ばFETの高速化を図ることができる。
pn接合はpn接合容量を発生させ、FETに対して寄生容
量として作用するが、間にアンドープ層を入れた構造で
は寄生容量を低減させることができる。
量として作用するが、間にアンドープ層を入れた構造で
は寄生容量を低減させることができる。
ただし、アンドープ層の厚さが薄ければ能動層と埋込
ｐ層からの不純物の拡散によつてアンドープ層の効果が
なく、厚ければ能動層に対する埋込ｐ層の効果がなくな
り短チヤネル効果を大きくするので、アンドープ層の厚
さは５〜20nmとすることが好ましい。
ｐ層からの不純物の拡散によつてアンドープ層の効果が
なく、厚ければ能動層に対する埋込ｐ層の効果がなくな
り短チヤネル効果を大きくするので、アンドープ層の厚
さは５〜20nmとすることが好ましい。
FETのオン状態での動作は線形領域と飽和領域とに分
けられる。線形領域では、ほとんどのキヤリアが能動層
中を流れるので本発明の効果はない。飽和領域ではゲー
トとドレインとの電界で延びた空乏層によつて電流がほ
ぼ一定値に制限されるが、空乏層がチヤネルの底まで延
びた状態（ゲート電圧が閾値電圧より僅かに大きい状
態）では本発明の効果が現れる。この時の様子を第４図
に示す。（ａ）が従来のFETであり、（ｂ）が本発明の
場合である。矢印は電子の流れを示す。（ａ）ではソー
スから流れる電子は能動層とｐ層との界面に押しやられ
てドレインへと向かう。（ｂ）では途中がアンドープ層
であり、アンドープ層中の電子は高速に移動できる。
けられる。線形領域では、ほとんどのキヤリアが能動層
中を流れるので本発明の効果はない。飽和領域ではゲー
トとドレインとの電界で延びた空乏層によつて電流がほ
ぼ一定値に制限されるが、空乏層がチヤネルの底まで延
びた状態（ゲート電圧が閾値電圧より僅かに大きい状
態）では本発明の効果が現れる。この時の様子を第４図
に示す。（ａ）が従来のFETであり、（ｂ）が本発明の
場合である。矢印は電子の流れを示す。（ａ）ではソー
スから流れる電子は能動層とｐ層との界面に押しやられ
てドレインへと向かう。（ｂ）では途中がアンドープ層
であり、アンドープ層中の電子は高速に移動できる。
第５図にFET特性を示す。閾値電圧は約0Vである。
（ａ）はドレイン電流とドレイン電圧の関係、（ｂ）は
ドレイン電流とゲート電圧との関係、（ｃ）はコンダク
タンス（gm）とゲート電圧との関係を示したものであ
る。いずれも破線が従来のFETであり、実線が本発明のF
ETである。
（ａ）はドレイン電流とドレイン電圧の関係、（ｂ）は
ドレイン電流とゲート電圧との関係、（ｃ）はコンダク
タンス（gm）とゲート電圧との関係を示したものであ
る。いずれも破線が従来のFETであり、実線が本発明のF
ETである。
（ａ）ではゲート電圧が低い領域での飽和電流を大き
くさせ、（ｂ）では閾値近傍での電流の立ち上がり、立
ち下がりでの変化を大きくさせる効果がある。FETの性
能は負荷に電流を供給できる能力によつて決まるので、
本発明によつてゲート電圧が閾値近傍の所での性能を向
上することができる。（ｃ）にその様子を示す。
くさせ、（ｂ）では閾値近傍での電流の立ち上がり、立
ち下がりでの変化を大きくさせる効果がある。FETの性
能は負荷に電流を供給できる能力によつて決まるので、
本発明によつてゲート電圧が閾値近傍の所での性能を向
上することができる。（ｃ）にその様子を示す。
以下、本発明の一実施例として、GaAs MESFETを例に
とつて第１図により説明する。
とつて第１図により説明する。
他の化合物半導体を用いることは可能であり、MESFET
以外にも、Ｊ（ジヤンクシヨン：Ｊunction）FET、DMT
（ドープトチヤネル メタル インシユレータ トラン
ジスタ：Ｄoped−channel Ｍetal Insulator Ｔransist
or）、IG（インシユレーテツド ゲート：Ｉnsulated
Ｇate）FET等でも適用可能である。
以外にも、Ｊ（ジヤンクシヨン：Ｊunction）FET、DMT
（ドープトチヤネル メタル インシユレータ トラン
ジスタ：Ｄoped−channel Ｍetal Insulator Ｔransist
or）、IG（インシユレーテツド ゲート：Ｉnsulated
Ｇate）FET等でも適用可能である。
第１図は、ｎ＋層５をイオン打込みによつて形成した
例であり、第２図はエピタキシヤル成長で形成した例で
ある。どちらとも、能動層２とｐ層４の間にｉ−GaAs3
を約7nm挟んだことが本発明の特徴である。
例であり、第２図はエピタキシヤル成長で形成した例で
ある。どちらとも、能動層２とｐ層４の間にｉ−GaAs3
を約7nm挟んだことが本発明の特徴である。
ｉ−GaAs3の厚さを7nmとしたのは、２×1018cm-3のｎ
層と３×1016cm-3のｐ層とが接する時のｎ層側へ延びる
空乏層の厚さが約7nmだからである。猶、この時ｐ層側
へ延びる空乏層の厚さは約25nmである。また、もしアン
ドープ層と上記ｎ層とが接する時のｎ層側へ延びる空乏
層はほとんど無視できる大きさである。
層と３×1016cm-3のｐ層とが接する時のｎ層側へ延びる
空乏層の厚さが約7nmだからである。猶、この時ｐ層側
へ延びる空乏層の厚さは約25nmである。また、もしアン
ドープ層と上記ｎ層とが接する時のｎ層側へ延びる空乏
層はほとんど無視できる大きさである。
第１図の場合を例にとつて、作製プロセスを説明す
る。
る。
MBE（モレキユラ ビーム エピタキシ:Molecular Be
am Epitaxy）を用いて半絶縁性GaAs基板上に、ｉ−GaAs
のバツフア層１を約700nm、Beイオンを約３×1016cm-3
ドープしたｐ−GaAs4を約300nm、ｉ−GaAs3を約7nm、能
動層としてSiイオンを約２×1018cm-3ドープしたｎ−Ga
As2を約30nm、成長させる。
am Epitaxy）を用いて半絶縁性GaAs基板上に、ｉ−GaAs
のバツフア層１を約700nm、Beイオンを約３×1016cm-3
ドープしたｐ−GaAs4を約300nm、ｉ−GaAs3を約7nm、能
動層としてSiイオンを約２×1018cm-3ドープしたｎ−Ga
As2を約30nm、成長させる。
FETの能動層、或いはダイオードや抵抗層となる部分
だけを残して、他の領域はｐ−GaAs4が完全に露出する
までフツ酸と過酸化水素1:2、の混合溶液でウエツトエ
ツチングを行う。
だけを残して、他の領域はｐ−GaAs4が完全に露出する
までフツ酸と過酸化水素1:2、の混合溶液でウエツトエ
ツチングを行う。
この上に、耐熱性ゲートとしてWSiを約200nm、スパツ
タによつて蒸着した後、リソグラフイとドライエツチン
グとで、ゲート６を加工する。ゲート６には他の材料を
使うことが可能であり、いくつかの材料を重ねた複合ゲ
ートとすることも可能である。
タによつて蒸着した後、リソグラフイとドライエツチン
グとで、ゲート６を加工する。ゲート６には他の材料を
使うことが可能であり、いくつかの材料を重ねた複合ゲ
ートとすることも可能である。
SiO2を約150nm堆積した後、ゲートの側面だけSiO2を
残して側面のSiO2をマスクとしてSi＋イオンを75keV 5
×1013cm-2の条件で打込んで、800℃15分の活性化アニ
ールを行ない、オーミツク電極（AuGe/Ni）７を形成す
ることで本発明は完成する。
残して側面のSiO2をマスクとしてSi＋イオンを75keV 5
×1013cm-2の条件で打込んで、800℃15分の活性化アニ
ールを行ない、オーミツク電極（AuGe/Ni）７を形成す
ることで本発明は完成する。
本発明の他の実施例を第２図，第３図に示す。
第２図では、ゲートのSiO2側壁をマスクとして、ｎ＋
−GaAs5をMOCVD（有機金属気相成長法）で選択エピタキ
シヤル成形させて、ｎ＋層を形成した後、オーミツク電
極７を形成する。
−GaAs5をMOCVD（有機金属気相成長法）で選択エピタキ
シヤル成形させて、ｎ＋層を形成した後、オーミツク電
極７を形成する。
第３図は、ゲート６と能動層２の間にシヨツトキー特
性改善の為に、エネルギー禁剰帯の大きい他の半導体８
を挟んでヘテロ接合構造にしたものである。以下に製造
プロセスを説明する。
性改善の為に、エネルギー禁剰帯の大きい他の半導体８
を挟んでヘテロ接合構造にしたものである。以下に製造
プロセスを説明する。
半導体基板上にMBE成長によつて、ｉ−GaAs1を約700n
m、Beドープ（３×1016cm-2）ｐ−GaAs4を約300nm、ｉ
−GaAs3を約7nm、Siドープ（３×1018cm-3）ｎ−GaAs2
を約15nm、アンドープAlGaAs8を約11nm成長させ、能動
層以外の部分はウエツトエツチングでｐ−GaAs4を露出
させ、ゲート６を加工して、SiO2を約150nm常圧CVD（化
学気相成長法）で堆積させる。このSiO2を、ゲート側面
だけ残して他はドライエツチングで削り取り、ゲート側
面に残したSiO2をマスクとしてアンドープAlGaAs8を削
つて、ｎ−GaAs2を露出させ、MOCVDでｎ＋−GaAs5を選
択成長で形成し、オーミツク電極７を被着し、配線を行
なうことでヘテロ接合の場合の本発明によるFETは完成
する。
m、Beドープ（３×1016cm-2）ｐ−GaAs4を約300nm、ｉ
−GaAs3を約7nm、Siドープ（３×1018cm-3）ｎ−GaAs2
を約15nm、アンドープAlGaAs8を約11nm成長させ、能動
層以外の部分はウエツトエツチングでｐ−GaAs4を露出
させ、ゲート６を加工して、SiO2を約150nm常圧CVD（化
学気相成長法）で堆積させる。このSiO2を、ゲート側面
だけ残して他はドライエツチングで削り取り、ゲート側
面に残したSiO2をマスクとしてアンドープAlGaAs8を削
つて、ｎ−GaAs2を露出させ、MOCVDでｎ＋−GaAs5を選
択成長で形成し、オーミツク電極７を被着し、配線を行
なうことでヘテロ接合の場合の本発明によるFETは完成
する。
アンドープAlGaAs8は他の半導体、或いは絶縁体を用
いることは可能であり、又、ゲート側面のSiO2ではなく
ゲート６をマスクとしてアンドープAlGaAs8を削ること
も可能である。
いることは可能であり、又、ゲート側面のSiO2ではなく
ゲート６をマスクとしてアンドープAlGaAs8を削ること
も可能である。
また、アンドープAlGaAs8はｉ−GaAs8としてホモ接合
としてもよい。この場合、ｉ−GaAs8は１〜3nmと薄くし
なくてはならないが、ゲートのシヨツトキー特性の改善
と能動層の保護膜としての作用があり、ゲートのシヨツ
トキー特性を劣化させることなく能動層の高濃度薄膜化
を図ることが可能となる。
としてもよい。この場合、ｉ−GaAs8は１〜3nmと薄くし
なくてはならないが、ゲートのシヨツトキー特性の改善
と能動層の保護膜としての作用があり、ゲートのシヨツ
トキー特性を劣化させることなく能動層の高濃度薄膜化
を図ることが可能となる。
本発明の他の実施例として、デバイス構造は第２図の
場合と同じで、能動層２をｐ−GaAs、アンドープ層３に
ｉ−GaAsを用いるｐチヤネルGaAsMESFETが挙げられる。
場合と同じで、能動層２をｐ−GaAs、アンドープ層３に
ｉ−GaAsを用いるｐチヤネルGaAsMESFETが挙げられる。
GaAsの室温での正孔移動度は約420cm2/V・Ｓである
が、Geは1900cm2/V・Ｓと４倍以上速い。本FETはチヤネ
ルが反転型でなく、２次元電子（正孔）ガスは用いない
こと、導電層２はチヤネルへの電子（正孔）供給層では
なくあくまでもチヤネルであること、等の理由でいわゆ
るHEMT（ハイ エレクトロン モビリテイー トランジ
スタ：Ｈigh Ｅlectron Ｍobility Ｔransistor）では
なく、MESFETであり、飽和領域での動作のみ正孔が移動
度の高いｉ−GaAs3中を通過してコンダクタンスを向上
させる。なお、この場合、バツフア層１はｎ−GaAs、ソ
ース．ドレイン５はｐ＋−GaAsとして形成する。
が、Geは1900cm2/V・Ｓと４倍以上速い。本FETはチヤネ
ルが反転型でなく、２次元電子（正孔）ガスは用いない
こと、導電層２はチヤネルへの電子（正孔）供給層では
なくあくまでもチヤネルであること、等の理由でいわゆ
るHEMT（ハイ エレクトロン モビリテイー トランジ
スタ：Ｈigh Ｅlectron Ｍobility Ｔransistor）では
なく、MESFETであり、飽和領域での動作のみ正孔が移動
度の高いｉ−GaAs3中を通過してコンダクタンスを向上
させる。なお、この場合、バツフア層１はｎ−GaAs、ソ
ース．ドレイン５はｐ＋−GaAsとして形成する。
FETの飽和領域での動作は電子の飽和速度によつて律
せられる。電子はゲートのドレイン端近傍で飽和速度を
とるが、ゲートからの空乏層はこの領域が最も延びてお
り、この領域での電子は能動層とｐ層との界面を通過す
る。本発明はこの領域をアンドープ層とすることで電子
の飽和速度を大きくし、FETのコンダクタンスを向上す
る効果がある。
せられる。電子はゲートのドレイン端近傍で飽和速度を
とるが、ゲートからの空乏層はこの領域が最も延びてお
り、この領域での電子は能動層とｐ層との界面を通過す
る。本発明はこの領域をアンドープ層とすることで電子
の飽和速度を大きくし、FETのコンダクタンスを向上す
る効果がある。
又、能動層と埋込ｐ層とで生成する寄生容量は、アン
ドープ層で小さくできる効果がある。またアンドープ層
に移動度の大きい他の半導体をもつてくることも可能な
ので、この場合コンダクタンスをさらに向上できる効果
がある。
ドープ層で小さくできる効果がある。またアンドープ層
に移動度の大きい他の半導体をもつてくることも可能な
ので、この場合コンダクタンスをさらに向上できる効果
がある。
第１図乃至第３図は本発明の一実施例のGaAsMESFETの断
面図、第４図a,bは本発明の原理を説明するための素子
部断面図、第５図は本発明の効果を説明するMESFETの特
性図である。 １…半導体基板、又は、バツフア層、２…能動層（ｎ−
GaAs）、３…ｉ−GaAs、４…ｐ−GaAs、５…ｎ＋−GaA
s、６…ゲート電極、７…ソース．ドレイン電極、８…u
n−・AlGaAs又は、絶縁体。
面図、第４図a,bは本発明の原理を説明するための素子
部断面図、第５図は本発明の効果を説明するMESFETの特
性図である。 １…半導体基板、又は、バツフア層、２…能動層（ｎ−
GaAs）、３…ｉ−GaAs、４…ｐ−GaAs、５…ｎ＋−GaA
s、６…ゲート電極、７…ソース．ドレイン電極、８…u
n−・AlGaAs又は、絶縁体。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−201914（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812
Claims (2)
- 【請求項１】一導電型の能動層と、該能動層の一方の面
側に位置するゲート電極と、該能動層の他方の面側に位
置する該能動層と反対導電型の半導体層と、該反対導電
型層と上記能動層との間にこれらの層と接して形成され
たアンドープの半導体層を有し、上記能動層の厚さは、
上記ゲート電極に対向する部分で薄く、該ゲート電極に
対向する部分の両側のソースおよびドレインの部分で厚
くなっており、上記アンドープ層は上記ゲート電極、上
記ソースおよび上記ドレインの中の上記ゲート電極にの
み対向して形成されており、かつ上記アンドープの厚さ
は20nm以下であることを特徴とする電界効果トランジス
タ。 - 【請求項２】上記能動層と上記ゲート電極の間に形成さ
れたアンドープの半導体層をさらに有していることを特
徴とする請求項１記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029840A JP2834172B2 (ja) | 1989-02-10 | 1989-02-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029840A JP2834172B2 (ja) | 1989-02-10 | 1989-02-10 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210840A JPH02210840A (ja) | 1990-08-22 |
| JP2834172B2 true JP2834172B2 (ja) | 1998-12-09 |
Family
ID=12287208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029840A Expired - Fee Related JP2834172B2 (ja) | 1989-02-10 | 1989-02-10 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834172B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201914A (ja) * | 1988-02-05 | 1989-08-14 | Hitachi Cable Ltd | 電界効果トランジスタ用エピタキシャルウエハ |
-
1989
- 1989-02-10 JP JP1029840A patent/JP2834172B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH02210840A (ja) | 1990-08-22 |
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Legal Events
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|---|---|---|---|
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