JPH0793428B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0793428B2 JPH0793428B2 JP59206220A JP20622084A JPH0793428B2 JP H0793428 B2 JPH0793428 B2 JP H0793428B2 JP 59206220 A JP59206220 A JP 59206220A JP 20622084 A JP20622084 A JP 20622084A JP H0793428 B2 JPH0793428 B2 JP H0793428B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor layer
- semiconductor
- semiconductor device
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims description 17
- 230000005669 field effect Effects 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 5
- 230000005533 two-dimensional electron gas Effects 0.000 claims 7
- 238000000034 method Methods 0.000 description 32
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 24
- 229910052751 metal Inorganic materials 0.000 description 17
- 239000002184 metal Substances 0.000 description 17
- 239000013078 crystal Substances 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 239000010408 film Substances 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910008812 WSi Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000197 pyrolysis Methods 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- UTSDGYKWHMMTDM-UHFFFAOYSA-N alumane;tungsten Chemical compound [AlH3].[W] UTSDGYKWHMMTDM-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000002915 carbonyl group Chemical group [*:2]C([*:1])=O 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 101150059448 cdk7 gene Proteins 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910001425 magnesium ion Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8122—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はヘテロ接合を用いた電界効果トランジスタの製
造方法に係り、特に閾値制御技術とゲート電極形成に好
適なトランジスタ製造方法に関する。
造方法に係り、特に閾値制御技術とゲート電極形成に好
適なトランジスタ製造方法に関する。
従来の選択ドープヘテロ接合型FETの断面構造図を第１
図に示す。こうした例はたとえば特開昭57−18086号に
示されている。基本構造は、半絶縁性GaAs基板10上に、
アンドープGaAs11を１μｍ程度、アンドープAlxGa1-xAs
（ｘ〜0.3）層12を60Å、ｎ型AlxGa1-xAs（ｘ〜0.3）層
13を400Å、ｎ型GaAs層14を200Å程度、MBE（Moleculas
Beam Epitaxy）又はOM−VPE法（Organic Metal Vapour
Phose Depositton）で結晶成長後ゲート電極15、ソー
ス・ドレイン電極16,16′を形成する。エンハンスメン
ト型FET（Ｅ−FET）とデプレシヨン型FET（Ｄ−FET）の
作り分けは、最上層部のｎ型GaAs層14をドライエツチン
グで選択的にエツチし、AlxGa1-xAs層13にゲート金属1
5′を蒸着する方法がとられていた。第１図では、ｎ型G
aAs層14を持つFET（ゲートが15のもの）がＤ−FETであ
る。また、ｎ型GaAs層14を持たないFET（ゲートが15′
のもの）がＥ−FETである。一方、Ｄ−FETの実現はｎ型
GaAs層14が無くても、ｎ型AlGaAs層13の厚さを厚くする
ことによっても達成できる。
図に示す。こうした例はたとえば特開昭57−18086号に
示されている。基本構造は、半絶縁性GaAs基板10上に、
アンドープGaAs11を１μｍ程度、アンドープAlxGa1-xAs
（ｘ〜0.3）層12を60Å、ｎ型AlxGa1-xAs（ｘ〜0.3）層
13を400Å、ｎ型GaAs層14を200Å程度、MBE（Moleculas
Beam Epitaxy）又はOM−VPE法（Organic Metal Vapour
Phose Depositton）で結晶成長後ゲート電極15、ソー
ス・ドレイン電極16,16′を形成する。エンハンスメン
ト型FET（Ｅ−FET）とデプレシヨン型FET（Ｄ−FET）の
作り分けは、最上層部のｎ型GaAs層14をドライエツチン
グで選択的にエツチし、AlxGa1-xAs層13にゲート金属1
5′を蒸着する方法がとられていた。第１図では、ｎ型G
aAs層14を持つFET（ゲートが15のもの）がＤ−FETであ
る。また、ｎ型GaAs層14を持たないFET（ゲートが15′
のもの）がＥ−FETである。一方、Ｄ−FETの実現はｎ型
GaAs層14が無くても、ｎ型AlGaAs層13の厚さを厚くする
ことによっても達成できる。
ところが、この様なE/D FETの作成法は、ドライ損傷に
伴うAlxGa1-xAs層の劣化が生じ、良好なゲート電極形成
ができないという問題が生じていた。
伴うAlxGa1-xAs層の劣化が生じ、良好なゲート電極形成
ができないという問題が生じていた。
又、GaAs,AlxGa1-xAsは表面が非常に活性で、不純物、
酸化等で大気にさらすと直ちに汚染されゲート電極形成
の不良発生の原因となつていた。
酸化等で大気にさらすと直ちに汚染されゲート電極形成
の不良発生の原因となつていた。
一方このFETの閾値電圧VThは、アンドープGaAs層より生
じる項を無視すると、 とあらわされる。（但し、Ｅ−FET） φBnはゲート電極部のシヨツトキーバリア高さ、ΔECは
ヘテロ接合部分の伝導帯のエネルギー不連続量、q:単位
電化、ε：誘電率、ND:ドナードーピング濃度、d:n型Al
GaAs層の膜厚。
じる項を無視すると、 とあらわされる。（但し、Ｅ−FET） φBnはゲート電極部のシヨツトキーバリア高さ、ΔECは
ヘテロ接合部分の伝導帯のエネルギー不連続量、q:単位
電化、ε：誘電率、ND:ドナードーピング濃度、d:n型Al
GaAs層の膜厚。
ところで、このFETは集積回路（IC）に用いる場合Ｅ−F
ETの閾値制御が最大の問題となる。MBE、又はOM−VPE法
を適用する場合、ロツト間の膜厚のバラツキが生じ、集
積回路歩留りが著しく低下していた。即ちICに適用する
場合式（１）からわかる様に厚みｄは面内で±５Åの制
御性が必要となる。
ETの閾値制御が最大の問題となる。MBE、又はOM−VPE法
を適用する場合、ロツト間の膜厚のバラツキが生じ、集
積回路歩留りが著しく低下していた。即ちICに適用する
場合式（１）からわかる様に厚みｄは面内で±５Åの制
御性が必要となる。
以上まとめるとこのFETの最大の問題点は、 （１）結晶成長時点でVThの値が決つてしまつているこ
と、 （２）結晶成長後大気にさらした後ゲート電極を形成す
るため、ゲート電極不良を起こしやすいこと の２点であると言える。
と、 （２）結晶成長後大気にさらした後ゲート電極を形成す
るため、ゲート電極不良を起こしやすいこと の２点であると言える。
本発明の目的は、閾値電圧VThを外部電極により制御で
き、良好なゲート電極形成ができる選択ドープヘテロ接
合型FETの製造方法を提供することにある。
き、良好なゲート電極形成ができる選択ドープヘテロ接
合型FETの製造方法を提供することにある。
結晶成長後閾値電圧VThを外部から調整できる構部にし
ておくと、結晶成長技術におよぼしている強い制限、即
ちロツト間で膜厚を１％の精度で制御する必要性をなく
すことができる。MBE法OM−VPE法は各々の結晶成長の原
理からウエーハ面内の均一性は極めて優れている。
ておくと、結晶成長技術におよぼしている強い制限、即
ちロツト間で膜厚を１％の精度で制御する必要性をなく
すことができる。MBE法OM−VPE法は各々の結晶成長の原
理からウエーハ面内の均一性は極めて優れている。
一方、ゲート電極形成は、結晶成長時に、MBE法ではGa,
As,Alを飛ばしているGaAs,AlxGa1-xAs成長室とは別に、
超高真空内でウエーハをトランスフアできる別の超高真
空室を設けておきそこで、ゲート電極金属、たとえばT
i,Mo,Al,WSix等を10-10torr程度の超高真空内で蒸着さ
せる。
As,Alを飛ばしているGaAs,AlxGa1-xAs成長室とは別に、
超高真空内でウエーハをトランスフアできる別の超高真
空室を設けておきそこで、ゲート電極金属、たとえばT
i,Mo,Al,WSix等を10-10torr程度の超高真空内で蒸着さ
せる。
一方、OM−VPE法では、結晶成長後金属カルボニル錯
体、即ちＷ（CO）６やMo（CO）６などや、これらの誘導
体等の有機金属の熱分解法を用いて大気にさらすことな
くゲート電極金属をウエーハ全面に成長させることがで
きる。
体、即ちＷ（CO）６やMo（CO）６などや、これらの誘導
体等の有機金属の熱分解法を用いて大気にさらすことな
くゲート電極金属をウエーハ全面に成長させることがで
きる。
ところで、大気にさらすことなくゲート電極を形成する
上記の方法で問題となるのはＥ−FETとＤ−FETをいかに
作り分けるかということである。
上記の方法で問題となるのはＥ−FETとＤ−FETをいかに
作り分けるかということである。
本発明の特徴は、結晶成長時にＥ−FETとＤ−FETを作り
分けることができ、かつ大気にさらすことなくゲート電
極金属を形成する半導体装置の制御方法を提供すること
にある。
分けることができ、かつ大気にさらすことなくゲート電
極金属を形成する半導体装置の制御方法を提供すること
にある。
以下本発明の半導体装置の製造方法の概略を第２図を用
いて説明する。
いて説明する。
半絶縁性のGaAs基板10中の将来Ｅ−FETになる素子のゲ
ート電極を直下にあたる部分にｐ型GaAs層20を埋込み形
成しておく。続いて、MBE法又はOM−VPE法を用いてアン
ドープGaAs層11を形成し、60Å前後のアンドープAlxGa
1-xAs層12（ｘ〜0.3〜0.37）を成長させｎ型AlxGa1-xAs
層13（ｘ〜0.3〜0.37）を100Åから700Åの範囲で成長
させる。
ート電極を直下にあたる部分にｐ型GaAs層20を埋込み形
成しておく。続いて、MBE法又はOM−VPE法を用いてアン
ドープGaAs層11を形成し、60Å前後のアンドープAlxGa
1-xAs層12（ｘ〜0.3〜0.37）を成長させｎ型AlxGa1-xAs
層13（ｘ〜0.3〜0.37）を100Åから700Åの範囲で成長
させる。
この時に埋込み型ｐ層20はフローテイングにしておくか
外部から電位に印加できる様に制御電極を形成する。通
常はｐ型埋込層20を逆バイアスして、関連する部分のFE
TはＥ−FETにすることができる。この様にしてＥ−FET
を構成すると、半絶縁性GaAs基板10中のｐ型埋込層の必
要部分をｐ型埋込層で連結することにより埋込みｐ層を
ゲート下にもつ多数のFETをＥ−FETにすることができ、
その閾値を外部電位を加えることで制御できる。ウエー
ハ内で同一の閾値VThをもたせたいFETはｐ型埋込み層を
相互にｐ層でつなぎ合うことで同一VThにできる。これ
は外部電位をｐ層に加えることで調整できる。
外部から電位に印加できる様に制御電極を形成する。通
常はｐ型埋込層20を逆バイアスして、関連する部分のFE
TはＥ−FETにすることができる。この様にしてＥ−FET
を構成すると、半絶縁性GaAs基板10中のｐ型埋込層の必
要部分をｐ型埋込層で連結することにより埋込みｐ層を
ゲート下にもつ多数のFETをＥ−FETにすることができ、
その閾値を外部電位を加えることで制御できる。ウエー
ハ内で同一の閾値VThをもたせたいFETはｐ型埋込み層を
相互にｐ層でつなぎ合うことで同一VThにできる。これ
は外部電位をｐ層に加えることで調整できる。
なおＤ−FETについてはｎ型AlGaAs層13の厚さを厚い値
に設定することにより実現できる。これによりＤ−FET
（ゲートが15′のもの）とＥ−FET（ゲートが15″のも
の）を作り分けられる。
に設定することにより実現できる。これによりＤ−FET
（ゲートが15′のもの）とＥ−FET（ゲートが15″のも
の）を作り分けられる。
この様にして、ｎ型AlGaAs層13に要求される膜厚の制御
性の厳しさを著しく緩くすることができる。即ち、この
様にすると、素子構造による閾値制御はＤ−FETに対す
るものだけになる。
性の厳しさを著しく緩くすることができる。即ち、この
様にすると、素子構造による閾値制御はＤ−FETに対す
るものだけになる。
本発明ではｎ型AlGaAs層13を成長後ただちに大気にさら
すことなく、ゲート金属15を形成する。（第２図ａ）。
本発明のプロセスの特徴は、MBE法を用いる場合には、
エピタキシヤル成長層形成後超高真空内で通常試料を別
のチヤンバに移動し、ゲート金属を超高真空中で蒸着す
る。一方、OM−VPE法がエピタキシヤル層を成長した場
合には、金属カルボル、即ち、Ｖ（CO）６やMo（CO）６
の有機、熱分解法を用いてゲート金属を形成する。
すことなく、ゲート金属15を形成する。（第２図ａ）。
本発明のプロセスの特徴は、MBE法を用いる場合には、
エピタキシヤル成長層形成後超高真空内で通常試料を別
のチヤンバに移動し、ゲート金属を超高真空中で蒸着す
る。一方、OM−VPE法がエピタキシヤル層を成長した場
合には、金属カルボル、即ち、Ｖ（CO）６やMo（CO）６
の有機、熱分解法を用いてゲート金属を形成する。
ゲート電極形成法は通常のフオトリソグラフイを用いて
ゲート領域を形成する（第２図ｂ）。
ゲート領域を形成する（第２図ｂ）。
次に、ソース・ドレイン電極16を形成し、埋込みｐ型層
20に接続する電極を形成する。
20に接続する電極を形成する。
埋込みｐ型層はＤ−FETの閾値電圧VThの調整に用いるこ
ともできる。
ともできる。
本発明のｐ層は、半絶縁性GaAs基板の性質を最大限に生
かしたものである。つまり、半絶縁性基板中にｐ層を埋
込むことにより、関連する埋込みｐ層は全て同電位にす
ることができる。この様にしてｐ層を半絶縁性基板中で
の埋込み配線として使うことができる。
かしたものである。つまり、半絶縁性基板中にｐ層を埋
込むことにより、関連する埋込みｐ層は全て同電位にす
ることができる。この様にしてｐ層を半絶縁性基板中で
の埋込み配線として使うことができる。
大気にさらすことなく、ゲート金属を蒸着するプロセス
では、AlxGa1-xAs上に金属を形成するだけでなくｎ型Ga
As上に金属を蒸着することもできる。
では、AlxGa1-xAs上に金属を形成するだけでなくｎ型Ga
As上に金属を蒸着することもできる。
ｐ型層に逆バイアスをかけた場合わずかのリーク電流が
生じ、ウエーハ内のｐ型層に電位差が生じてしまうが、
この場合には、ウエーハ内の複数個の場所に同電位に保
つための外部制御端子を設定すればよい。
生じ、ウエーハ内のｐ型層に電位差が生じてしまうが、
この場合には、ウエーハ内の複数個の場所に同電位に保
つための外部制御端子を設定すればよい。
以下本発明を実施例を通して更に詳しく説明する。
実施例１ MBE法を用いた場合の実施例を第３図で示す。
半絶縁性GaAs基板10上にCVD法によりSiO217を3000Å被
着させる。次に、1.5μｍのホトレジスト19を塗布し、
Ｅ型FETのゲート領域下に対応する部分を第３図（ａ）
の如く取り去り、Mgイオン20を200kVの加速電圧で１×1
012cm-2のドーズ量でイオン注入した。（第３図
（ａ））。ホトレジスト除去後、SiO2を2000Å被着しH2
雰囲気中で900℃20分間のアニールを行なつた。
着させる。次に、1.5μｍのホトレジスト19を塗布し、
Ｅ型FETのゲート領域下に対応する部分を第３図（ａ）
の如く取り去り、Mgイオン20を200kVの加速電圧で１×1
012cm-2のドーズ量でイオン注入した。（第３図
（ａ））。ホトレジスト除去後、SiO2を2000Å被着しH2
雰囲気中で900℃20分間のアニールを行なつた。
この時ｐ型GaAs層20は1017cm-3のドーピング濃度であつ
た。次にフツ酸とフツ化アンモニウムの混合液でSiO2を
除去した。
た。次にフツ酸とフツ化アンモニウムの混合液でSiO2を
除去した。
次に基板温度580℃で10-11torrの超高真空内のMBE装置
を用いてアンドープGaAs層（不純物を故意には含んでい
ないGaAs層）11を１μｍ程度成長させた。続いて、アン
ドープAlxGa1-xAs層12（ｘ〜0.3）を60Å程度成長し、S
iを２×1018cm-3ドープしたｎ型AlxGa1-xAs層13（ｘ〜
0.3）を300Å成長させた。通常、ｎ型AlxGa1-xAs層の膜
厚は100Å〜500Åの範囲でえらび、濃度は７×1017cm-3
〜２×1019cm-3のドーピング量の範囲で用いている。Al
xGa1-xAsのAl混晶比ｘは0.2から0.37の範囲で選んでい
る。続いてエピタキシヤル成長室から材料を10-11torr
の超高真空に保つたままトランスフアマニプユレータを
用いて別室1011torrの部屋に移した。続いてMo15を1500
Å全面に蒸着した。このゲート金属としてはMoの他にT
i,WSix（タングステンシリサイド）、WAl（タングステ
ンアルミニウム）等も蒸着することができる。
を用いてアンドープGaAs層（不純物を故意には含んでい
ないGaAs層）11を１μｍ程度成長させた。続いて、アン
ドープAlxGa1-xAs層12（ｘ〜0.3）を60Å程度成長し、S
iを２×1018cm-3ドープしたｎ型AlxGa1-xAs層13（ｘ〜
0.3）を300Å成長させた。通常、ｎ型AlxGa1-xAs層の膜
厚は100Å〜500Åの範囲でえらび、濃度は７×1017cm-3
〜２×1019cm-3のドーピング量の範囲で用いている。Al
xGa1-xAsのAl混晶比ｘは0.2から0.37の範囲で選んでい
る。続いてエピタキシヤル成長室から材料を10-11torr
の超高真空に保つたままトランスフアマニプユレータを
用いて別室1011torrの部屋に移した。続いてMo15を1500
Å全面に蒸着した。このゲート金属としてはMoの他にT
i,WSix（タングステンシリサイド）、WAl（タングステ
ンアルミニウム）等も蒸着することができる。
次に、ホトレジスト19,19′をマスクとして形成した。
（第３図（ｂ））。次に、ゲート電極15′,15″をドラ
イエツチングで形成した。このとき、AlxGa1-xAs層13と
の選択比を大きくし、表面損傷を小さくするためにNF3
とN2の混合ガスによる反応性イオンエツチングを行なつ
た。（第３図（ｃ））。
（第３図（ｂ））。次に、ゲート電極15′,15″をドラ
イエツチングで形成した。このとき、AlxGa1-xAs層13と
の選択比を大きくし、表面損傷を小さくするためにNF3
とN2の混合ガスによる反応性イオンエツチングを行なつ
た。（第３図（ｃ））。
次にCVD法により保護膜としてのSiO221を3000Å形成
し、ホトリソグラフイーによりゲート電極部上のSiO
2と、ソース・ドレイン電極領域のSiO2をエツチングで
除去した。
し、ホトリソグラフイーによりゲート電極部上のSiO
2と、ソース・ドレイン電極領域のSiO2をエツチングで
除去した。
次にホトレジストを用いて、リフトオフ法によりソース
・ドレイン電極16を形成した。（第３図（ｄ））。金属
としてはAuGe/Ni/Auを用いた。
・ドレイン電極16を形成した。（第３図（ｄ））。金属
としてはAuGe/Ni/Auを用いた。
ここで、ｐ型埋込み層20をもつFETはＥ−FETに、もたな
いFETはＤ−FETになる。
いFETはＤ−FETになる。
次にFET形成後、ｐ型領域20に接続する外部電極形成の
ためのコント穴24形成をSiO221、AlxGa1-xAs13,12、GaA
s11をエツチングすることで行なつた（第３図（ｅ）
図）。なお、第３図（ａ）〜（ｄ）は断面図、および第
３図（ｅ）はゲート部を中心とした部分の平面図であ
る。コント穴24を通してｐ型GaAs層20にオーミツク接触
する電極26を用いた。第３図（ｅ）では25は素子分離の
ためのメサエツチング領域である。
ためのコント穴24形成をSiO221、AlxGa1-xAs13,12、GaA
s11をエツチングすることで行なつた（第３図（ｅ）
図）。なお、第３図（ａ）〜（ｄ）は断面図、および第
３図（ｅ）はゲート部を中心とした部分の平面図であ
る。コント穴24を通してｐ型GaAs層20にオーミツク接触
する電極26を用いた。第３図（ｅ）では25は素子分離の
ためのメサエツチング領域である。
この様に埋込みｐ型層に逆バイアスを印加して閾値を変
化させるには、ｐ層20とアンドープ層11との間の耐圧が
充分大きくなければならない。そのためにはｐ型層のキ
ヤリア濃度はなるだけ低い方が望ましい。
化させるには、ｐ層20とアンドープ層11との間の耐圧が
充分大きくなければならない。そのためにはｐ型層のキ
ヤリア濃度はなるだけ低い方が望ましい。
即ち、1015cm-3程度のｐ型ドーパント濃度で用いるのが
良い。（但し、外部電圧でVThを制御するときには濃度
に強い制限はない）。
良い。（但し、外部電圧でVThを制御するときには濃度
に強い制限はない）。
ｐ型領域の不純物濃度が大きすぎるとエピタキシヤル成
長時に不純物が拡散してアンドープGaAs層を汚すことが
ある。ｐ型ドーパントとしては他にBe,Zn,Ge等である。
長時に不純物が拡散してアンドープGaAs層を汚すことが
ある。ｐ型ドーパントとしては他にBe,Zn,Ge等である。
実施例２ OM−VPE法を用いる第２の実施例を第２図を用いて説明
する。第２図のエピ層11,12,13をOM−VPEで作成するこ
とを除いてゲート金属15を形成する方法が実施例１と異
なる。即ち、OM−VPE法により実施例１と同様に基板温
度650℃でアンドープGaAsを１μｍ、アンドープAlxGa
1-xAs層（ｘ＝0.3）を60Å、ｎ型AlxGa1-xAs（ｘ＝0.3,
n〜２×1018cm-3）を300Å各々成長した後、H2＋AsH3雰
囲気で約２分間反応管内をパージングする。次いでMo
（CO）６を反応管にH2をキヤリアとして導入、エピタキ
シヤル成長温度と同一温度の650℃にて熱分解反応さ
せ、約1500ÅのMo薄膜を既、ｎ−AlxGa1-xAs成長層上に
被着する。このゲート金属として、Moの他にW,WSix,WAl
等も同様に被着することができる。
する。第２図のエピ層11,12,13をOM−VPEで作成するこ
とを除いてゲート金属15を形成する方法が実施例１と異
なる。即ち、OM−VPE法により実施例１と同様に基板温
度650℃でアンドープGaAsを１μｍ、アンドープAlxGa
1-xAs層（ｘ＝0.3）を60Å、ｎ型AlxGa1-xAs（ｘ＝0.3,
n〜２×1018cm-3）を300Å各々成長した後、H2＋AsH3雰
囲気で約２分間反応管内をパージングする。次いでMo
（CO）６を反応管にH2をキヤリアとして導入、エピタキ
シヤル成長温度と同一温度の650℃にて熱分解反応さ
せ、約1500ÅのMo薄膜を既、ｎ−AlxGa1-xAs成長層上に
被着する。このゲート金属として、Moの他にW,WSix,WAl
等も同様に被着することができる。
次に、ゲート電極、ソース・ドレイン電極を作る工程は
実施例１と同様である。
実施例１と同様である。
ｐ型埋込み層をもちいて必要なトランジスタを複数個つ
なぎ、コンタクトホールで外部制御端子とつなぐことに
より必要なFETの閾値電圧VThをほとんど同一の値に設定
できる様になつた。このため従来、MBE,OM−VPE法で問
題になつていたVThのロツト間バラツキ（主にロツト間
の膜厚、ドーピングレベルのバラツキが生じる）をきわ
めて小さくすることができた。本実施例の場合ロツト間
のVThバラツキはσVTh＝10mvであつた。
なぎ、コンタクトホールで外部制御端子とつなぐことに
より必要なFETの閾値電圧VThをほとんど同一の値に設定
できる様になつた。このため従来、MBE,OM−VPE法で問
題になつていたVThのロツト間バラツキ（主にロツト間
の膜厚、ドーピングレベルのバラツキが生じる）をきわ
めて小さくすることができた。本実施例の場合ロツト間
のVThバラツキはσVTh＝10mvであつた。
本発明の半導体装置とその製造方法は他の化合物半導
体、InP−InGaAsP,InP−InGaAs,InAs−InAsSb,GaAs−Al
GaAsP,AlyGa1-yAs−AlxGa1-xAs等でFETを作成する場合
でも有効であることはもちろんである。
体、InP−InGaAsP,InP−InGaAs,InAs−InAsSb,GaAs−Al
GaAsP,AlyGa1-yAs−AlxGa1-xAs等でFETを作成する場合
でも有効であることはもちろんである。
本発明によれば、ｐ型埋込層を形成したのち選択ドープ
ヘテロ接合構造を形成し大気にさらすことなくゲート金
属を蒸着したので、 （１）閾値電圧は結晶成長後に外部電圧を加えること
で、調整することができる。このことのために閾値電圧
の制御性を飛躍的に増加させ、安定性を向上させること
ができた。
ヘテロ接合構造を形成し大気にさらすことなくゲート金
属を蒸着したので、 （１）閾値電圧は結晶成長後に外部電圧を加えること
で、調整することができる。このことのために閾値電圧
の制御性を飛躍的に増加させ、安定性を向上させること
ができた。
（２）ｐ型埋込み層を用いて集積回路の必要なFETをつ
なぐことにより、MBE、OM−VPE法の膜厚の面内均一性が
非常にすぐれている特徴を最大限ひきだせる様になつ
た。即ち、エンハンスメント型FETの閾値電圧VThを所望
の値に外部より制御できロツト間の分散もσvTh＝10mv
までになつた。
なぐことにより、MBE、OM−VPE法の膜厚の面内均一性が
非常にすぐれている特徴を最大限ひきだせる様になつ
た。即ち、エンハンスメント型FETの閾値電圧VThを所望
の値に外部より制御できロツト間の分散もσvTh＝10mv
までになつた。
第１図は従来の選択ドープヘテロ接合型FETの断面図、
第２図は本発明の選択ドープヘテロ接合型FETの作成プ
ロセスの概略を示す工程図、第３図は本発明の第１の実
施例を示す工程図である。 10……半絶縁性GaAs基板、11……アンドープGaAs層、12
……アンドープAlxGa1-xAs層、13……ｎ型AlxGa1-xAs
層、14……ｎ型GaAs層、16,16′……ソース・ドレイン
電極、15……ゲート金属、15′……ｐ型埋込み層のない
FETのゲート電極、15″……ｐ型埋込み層をもつFETのゲ
ート電極、20……ｐ型埋込み層、21……絶縁物、26……
ｐ型埋込み層とオーミツクに接続する外部制御電極、24
……コンタクトホール、25……メサエツチングによる素
子間分離領域。
第２図は本発明の選択ドープヘテロ接合型FETの作成プ
ロセスの概略を示す工程図、第３図は本発明の第１の実
施例を示す工程図である。 10……半絶縁性GaAs基板、11……アンドープGaAs層、12
……アンドープAlxGa1-xAs層、13……ｎ型AlxGa1-xAs
層、14……ｎ型GaAs層、16,16′……ソース・ドレイン
電極、15……ゲート金属、15′……ｐ型埋込み層のない
FETのゲート電極、15″……ｐ型埋込み層をもつFETのゲ
ート電極、20……ｐ型埋込み層、21……絶縁物、26……
ｐ型埋込み層とオーミツクに接続する外部制御電極、24
……コンタクトホール、25……メサエツチングによる素
子間分離領域。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812 (72)発明者 高橋 進 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 橋本 哲一 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−148466（ＪＰ，Ａ) 特開 昭58−130560（ＪＰ，Ａ)
Claims (8)
- 【請求項１】ｎ型の第１半導体層と、該第１半導体層の
下側に接して形成されたアンドープの第２半導体層と、
該第２半導体層の下側に接して形成された半導体基板と
を有し、 該第１半導体層の電子親和力は該第２半導体層の電子親
和力より小さく形成されてなり、 上記第１半導体層と上記第２半導体層の界面近傍に２次
元電子ガスが形成されてなり、 該２次元電子ガス中の電子の流れを制御する制御電極を
上記２次元電子ガス上の上記第１半導体層上に有し、 上記２次元電子ガスの両端にそれぞれ電子的に接続され
た少なくとも１対の電極を有してなる電界効果型トラン
ジスタを、複数個含んでなる半導体装置において、 少なくとも１つの上記電界効果型トランジスタは、上記
半導体基板表面の、上記制御電極と上記第１半導体層を
挟んで対向する位置に、ｐ型埋込み層を選択的に形成す
ることにより、閾値電圧を制御できるごとくに形成され
てなり、 他の少なくとも１つの電界効果型トランジスタは、上記
ｐ型埋込み層を有しないごとくに形成されてなることを
特徴とする半導体装置。 - 【請求項２】上記半導体基板は半絶縁性基板で構成さ
れ、上記ｐ型埋込み層は上記半導体基板に選択的に不純
物をドープすることにより形成されてなることを特徴と
する特許請求の範囲第１項記載の半導体装置。 - 【請求項３】上記電界効果型トランジスタの少なくとも
１つは、上記ｐ型埋込み層に外部から電圧を供給するた
めの外部制御電極を具備してなることを特徴とする特許
請求の範囲第１項記載の半導体装置。 - 【請求項４】複数個の上記ｐ型埋込み層がｐ型埋込み層
によって互いに電気的に接続されていることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - 【請求項５】上記ｐ型埋込み層が上記２次元電子ガスか
ら空間的に離間されてなることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - 【請求項６】上記ｐ型埋込み層を有する上記電界効果型
トランジスタがエンハンスメント型に形成されてなるこ
とを特徴とする特許請求の範囲第１項記載の半導体装
置。 - 【請求項７】上記ｐ型埋込み層の不純物濃度がおよそ10
15cm-3であることを特徴とする特許請求の範囲第１項記
載の半導体装置。 - 【請求項８】ｎ型の第１半導体層と、該第１半導体層の
下側に接して形成されたアンドープの第２半導体層と、
該第２半導体層の下側に接して形成された半導体基板と
からなる積層構造を形成する工程と、 上記第１半導体層と上記第２半導体層の界面近傍に発生
する２次元電子ガスの電子の流れを制御する制御電極
を、上記第１半導体層上に形成する工程と、 上記２次元電子ガスの両端にそれぞれ電子的に接続され
る少なくとも１対の電極を形成する工程とを含み、これ
により電界効果型トランジスタを形成する半導体装置の
製造方法において、 上記半導体基板表面の、上記第１半導体層を挟んで上記
制御電極と対向する位置に、ｐ型埋込み層を選択的に形
成する工程を含んでなることを特徴とする半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206220A JPH0793428B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置及びその製造方法 |
| US06/783,086 US4805005A (en) | 1984-10-03 | 1985-10-02 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206220A JPH0793428B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184869A JPS6184869A (ja) | 1986-04-30 |
| JPH0793428B2 true JPH0793428B2 (ja) | 1995-10-09 |
Family
ID=16519751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206220A Expired - Lifetime JPH0793428B2 (ja) | 1984-10-03 | 1984-10-03 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4805005A (ja) |
| JP (1) | JPH0793428B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9098958B2 (en) | 1998-09-15 | 2015-08-04 | U-Paid Systems, Ltd. | Convergent communications platform and method for mobile and electronic commerce in a heterogeneous network environment |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4616242A (en) * | 1985-05-08 | 1986-10-07 | International Business Machines Corporation | Enhancement and depletion mode selection layer for field effect transistor |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5231056A (en) | 1992-01-15 | 1993-07-27 | Micron Technology, Inc. | Tungsten silicide (WSix) deposition process for semiconductor manufacture |
| DE4303598C2 (de) * | 1993-02-08 | 1999-04-29 | Marcus Dr Besson | Halbleiterbauelement, insbesondere Feldeffekttransistor mit vergrabenem Gate |
| US5461244A (en) * | 1994-01-03 | 1995-10-24 | Honeywell Inc. | FET having minimized parasitic gate capacitance |
| JP6054621B2 (ja) | 2012-03-30 | 2016-12-27 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577165A (en) * | 1980-06-17 | 1982-01-14 | Fujitsu Ltd | Semiconductor device |
| JPS57118676A (en) * | 1980-12-29 | 1982-07-23 | Fujitsu Ltd | Semiconductor device |
| JPS57193067A (en) * | 1981-05-22 | 1982-11-27 | Fujitsu Ltd | Semiconductor device |
| JPS58130560A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体メモリ集積装置 |
| JPS58143572A (ja) * | 1982-02-22 | 1983-08-26 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS58147167A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高移動度相補型半導体装置 |
| JPS58148466A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS5954271A (ja) * | 1982-09-21 | 1984-03-29 | Agency Of Ind Science & Technol | 半導体集積回路装置 |
| JPS5963770A (ja) * | 1982-10-05 | 1984-04-11 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
-
1984
- 1984-10-03 JP JP59206220A patent/JPH0793428B2/ja not_active Expired - Lifetime
-
1985
- 1985-10-02 US US06/783,086 patent/US4805005A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9098958B2 (en) | 1998-09-15 | 2015-08-04 | U-Paid Systems, Ltd. | Convergent communications platform and method for mobile and electronic commerce in a heterogeneous network environment |
Also Published As
| Publication number | Publication date |
|---|---|
| US4805005A (en) | 1989-02-14 |
| JPS6184869A (ja) | 1986-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5373191A (en) | Semiconductor device and method of producing the same | |
| US4683487A (en) | Heterojunction bipolar transistor | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| US4717685A (en) | Method for producing a metal semiconductor field effect transistor | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| KR930011474B1 (ko) | 반도체장치와 그것의 제조방법 | |
| JP3200142B2 (ja) | 電界効果型トランジスタ | |
| US4929985A (en) | Compound semiconductor device | |
| JPH0793428B2 (ja) | 半導体装置及びその製造方法 | |
| US4698652A (en) | FET with Fermi level pinning between channel and heavily doped semiconductor gate | |
| EP0602671B1 (en) | Heterojunction field effect transistor having an improved transistor characteristic | |
| JP2701583B2 (ja) | トンネルトランジスタ及びその製造方法 | |
| JPH03145139A (ja) | 電界効果トランジスタとその製造方法 | |
| JPH02111073A (ja) | 絶縁ゲート電界効果トランジスタおよびその集積回路装置 | |
| JPH0212927A (ja) | Ｍｅｓ ｆｅｔの製造方法 | |
| GB2239557A (en) | High electron mobility transistors | |
| JPH05291644A (ja) | ＧａＡｓホール素子及びその製造方法 | |
| JPH07105490B2 (ja) | 半導体装置 | |
| JP2867557B2 (ja) | 半導体装置及びその製造方法 | |
| JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
| JPS63287058A (ja) | ヘテロ接合バイポ−ラトランジスタの製造方法 | |
| JP2834172B2 (ja) | 電界効果トランジスタ | |
| JPH01120871A (ja) | 半導体装置 | |
| KR0170189B1 (ko) | 격자비정합 고전자 이동도 트랜지스터 | |
| JPH05291306A (ja) | ヘテロ接合型電界効果トランジスタの素子間分離方法 |