JPS6386575A - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
この発明はヘテロ接合界面に電子親和力の差によシ誘起
される２次元的な電子の蓄積層を導電チャネルとする電
界効果トランジスタに係わり、特にチャネル長が短かく
とも優れた電流飽和特性、電流遮断特性（ピンチオフ特
性）を示す素子構造に関する。
される２次元的な電子の蓄積層を導電チャネルとする電
界効果トランジスタに係わり、特にチャネル長が短かく
とも優れた電流飽和特性、電流遮断特性（ピンチオフ特
性）を示す素子構造に関する。
（従来の技術）
ｎ型の不純物を含んだ電子親和力の小さい半導体層と、
実質的に不純物を含まない電子親和力の大きい半導体層
の間にヘテロ接合を形成すると両者の電子親和力の差に
起因してヘテロ接合界面に２次元的な電子の蓄積層が形
成される。この電子蓄積層を導電チャネルとして利用す
る電界効果トランジスタは高電子移動度トランジスタ（
ＨＥＭＴ ）、或いは選択ドープ電界効果トランジスタ
（ＭＯＤＦＥＴ ）等の名称で知られており、通常の金
属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ ）に
比べ高周波特性に優れている。
実質的に不純物を含まない電子親和力の大きい半導体層
の間にヘテロ接合を形成すると両者の電子親和力の差に
起因してヘテロ接合界面に２次元的な電子の蓄積層が形
成される。この電子蓄積層を導電チャネルとして利用す
る電界効果トランジスタは高電子移動度トランジスタ（
ＨＥＭＴ ）、或いは選択ドープ電界効果トランジスタ
（ＭＯＤＦＥＴ ）等の名称で知られており、通常の金
属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ ）に
比べ高周波特性に優れている。
通常、高電子移動度トランジスタは第４図に示す様に、
半絶縁性基板４１（例えばＧａＡｓ ）上に電子親和力
の大きいノンドープの半導体層４２（例えハＧａＡｇ
）を比Ｍ層厚く（〜１μｍ）エピタキシアル成長し、更
に、その上にｎ型の不純物を含有した電子親和力の小さ
い半導体層４３（例えばＡｔＧａＡｓ ）をエピタキシ
アル成長した構造を持っている。この様な構造のトラ／
・ゾスタが良好な高周波特性を示す事は実験的に検証さ
れてきているが、チャネル長の短かい素子を作製した場
合、電流飽和領域での飽和特性が必ずしも良好ではなく
、また、電流遮断特性も十分でない場合が多かった。
半絶縁性基板４１（例えばＧａＡｓ ）上に電子親和力
の大きいノンドープの半導体層４２（例えハＧａＡｇ
）を比Ｍ層厚く（〜１μｍ）エピタキシアル成長し、更
に、その上にｎ型の不純物を含有した電子親和力の小さ
い半導体層４３（例えばＡｔＧａＡｓ ）をエピタキシ
アル成長した構造を持っている。この様な構造のトラ／
・ゾスタが良好な高周波特性を示す事は実験的に検証さ
れてきているが、チャネル長の短かい素子を作製した場
合、電流飽和領域での飽和特性が必ずしも良好ではなく
、また、電流遮断特性も十分でない場合が多かった。
第４図は、第３図の素子でゲート長を変化させた場合の
ドレイン電流−ｆ−）電圧特性を示したものである。第
４図に示した特性は、Ａ４ＧａＡｓ層の不純物濃度２Ｘ
１０ ｃｒｎ 、ダート電極下のＡｔＧａＡｓの厚さ
２００Ｘの素子に対して得られた。ゲート長ＬＧが０．
２５１１ｍまで短かくなると、ドレイン電流は明確なピ
ンチオフ特性を示さなくなシ、同時にドレイン電流のあ
まり大きくない範囲では相互コｊｊエ ンダクタンスｇｍ（＝丁りｔ）が小さくなっている事が
分かる。この様な特性の劣化は高移動度トランジスタを
マイクロ波帯での増幅器として応用しようとする場合重
大な問題となり、ゲート長短縮による特性改善の効果を
著しく損ねてしまう。
ドレイン電流−ｆ−）電圧特性を示したものである。第
４図に示した特性は、Ａ４ＧａＡｓ層の不純物濃度２Ｘ
１０ ｃｒｎ 、ダート電極下のＡｔＧａＡｓの厚さ
２００Ｘの素子に対して得られた。ゲート長ＬＧが０．
２５１１ｍまで短かくなると、ドレイン電流は明確なピ
ンチオフ特性を示さなくなシ、同時にドレイン電流のあ
まり大きくない範囲では相互コｊｊエ ンダクタンスｇｍ（＝丁りｔ）が小さくなっている事が
分かる。この様な特性の劣化は高移動度トランジスタを
マイクロ波帯での増幅器として応用しようとする場合重
大な問題となり、ゲート長短縮による特性改善の効果を
著しく損ねてしまう。
（発明が解決しようとする問題点）
上述した様に、従来技術に基づいた高電子移動度トラン
ジスタでは、ゲート長の短縮に伴ない。
ジスタでは、ゲート長の短縮に伴ない。
ピンチオフ特性の劣化、低電流動作領域での相互コンダ
クタンスの低下等が顕著に現われ、予期した特性改善の
効果が必ずしも得られないという問題があった。
クタンスの低下等が顕著に現われ、予期した特性改善の
効果が必ずしも得られないという問題があった。
本発明はこの問題を解決し、ゲート長が短かい場合にも
良好な電流遮断特性と高い相互コンダクタンスを維持で
きるヘテロ接合電界効果トランジスタを提供する事を目
的とする。
良好な電流遮断特性と高い相互コンダクタンスを維持で
きるヘテロ接合電界効果トランジスタを提供する事を目
的とする。
［発明の構成］
（問題点を解決するための手段）
本発明は上述した技術的課題を解決するために、半絶縁
性基板とその上に形成される半導体層の界面近傍にｐ型
不純物を含む〜関数的な薄層領域を挿入する事を１つの
特徴としている。後述する様に、このｐ型の半導体層は
ドレイン電圧印加時にソース・ドレイン間電流がヘテロ
接合界面から基板側に張り出す効果を抑制し、結果的に
ピンチオフ特性、相互コンダクタンスの値の改善をもた
らす。このｐ型半導体層は基板側の電位を固定する役割
を果たすものであるため、その不純物密度は高い事が必
要である１、シかし、盛装以上の不純物量を導入すると
チャネル内電子数の低下、リーク電流、容量の増加等を
招き好ましくない。後述する様に、ｐ型層の不純物の面
密度（シート不純物濃度）はＩ Ｘ １０” ａｎ−２
乃至１×１０１３ｃｎｖ２とし、かつその層厚はできる
だけ薄くする事が望ましい。
性基板とその上に形成される半導体層の界面近傍にｐ型
不純物を含む〜関数的な薄層領域を挿入する事を１つの
特徴としている。後述する様に、このｐ型の半導体層は
ドレイン電圧印加時にソース・ドレイン間電流がヘテロ
接合界面から基板側に張り出す効果を抑制し、結果的に
ピンチオフ特性、相互コンダクタンスの値の改善をもた
らす。このｐ型半導体層は基板側の電位を固定する役割
を果たすものであるため、その不純物密度は高い事が必
要である１、シかし、盛装以上の不純物量を導入すると
チャネル内電子数の低下、リーク電流、容量の増加等を
招き好ましくない。後述する様に、ｐ型層の不純物の面
密度（シート不純物濃度）はＩ Ｘ １０” ａｎ−２
乃至１×１０１３ｃｎｖ２とし、かつその層厚はできる
だけ薄くする事が望ましい。
また、チャネル長の減少と共に、導電チャネルとｐ型層
間の距離を短かくする事が必要である。この場合、ｐ型
不純物がウェハー形成時に拡散し。
間の距離を短かくする事が必要である。この場合、ｐ型
不純物がウェハー形成時に拡散し。
チャネル近傍に達する事を防ぐためにはｐ型層上部、或
いはｐ型層を包含するように超格子構造のバッファ層を
設ける事が効果がある。
いはｐ型層を包含するように超格子構造のバッファ層を
設ける事が効果がある。
（作用）
以下、本発明による素子構造で、ピンチオフ特性等が改
善される理由について精密な計算機シミュレーションの
結果を参照しながら詳述する。
善される理由について精密な計算機シミュレーションの
結果を参照しながら詳述する。
第６図はゲート長が０，２５μｍである従来構造の高電
子移動度トランジスタがピンチオフ近傍で動作している
場合の素子内部のｆ、）電流分布、（ｂ）電位分布を示
したものである。この計算では、ノンド−７’の半絶縁
性ＧａＡｇ基板上に積層されたノンドープＧａＡｓ層（
残留アクセッター： ｌＸｌ０”ｍ’）、２Ｘ１０
ｃｍ ドープのｎ型ＡｔＧａＡ＋層で素子が構成さ
れているものとしている。但し、第６図中では半絶縁性
基板の部分は省略しである。第６図（＆）より分かる様
に、ダート電極下では電流はヘテロ接合界面ではなく、
ＧａＡｓ中を基板側に張シ出して流れている。この事は
、ダート電圧によってヘテロ接合界面の本来のチャネル
部は空乏化しピンチオフ状態になりているにもかかわら
ず、基板側への電流の回り込みによりドレイン電流が流
れてしまっている事を示している。ダート長短縮に伴な
うピンチオフ特性の劣化はこの電流の回り込みに起因す
るものでおる。ドレイン電流の基板側への回り込みは素
子内部の２次元的な電位分布によって引き起こされる。
子移動度トランジスタがピンチオフ近傍で動作している
場合の素子内部のｆ、）電流分布、（ｂ）電位分布を示
したものである。この計算では、ノンド−７’の半絶縁
性ＧａＡｇ基板上に積層されたノンドープＧａＡｓ層（
残留アクセッター： ｌＸｌ０”ｍ’）、２Ｘ１０
ｃｍ ドープのｎ型ＡｔＧａＡ＋層で素子が構成さ
れているものとしている。但し、第６図中では半絶縁性
基板の部分は省略しである。第６図（＆）より分かる様
に、ダート電極下では電流はヘテロ接合界面ではなく、
ＧａＡｓ中を基板側に張シ出して流れている。この事は
、ダート電圧によってヘテロ接合界面の本来のチャネル
部は空乏化しピンチオフ状態になりているにもかかわら
ず、基板側への電流の回り込みによりドレイン電流が流
れてしまっている事を示している。ダート長短縮に伴な
うピンチオフ特性の劣化はこの電流の回り込みに起因す
るものでおる。ドレイン電流の基板側への回り込みは素
子内部の２次元的な電位分布によって引き起こされる。
即ち、第６図（ｂ）に見られる様に、従来構造の素子で
はＱ＆Ａ！１層の残留不純物が著しく少なく、また、半
絶縁基板中の不純物（深いドナーと浅いアクセプターよ
りなる）濃度も低いために、ドレイン電極に印加された
正の電圧によｐＧａＡｓ層の深い部分でも電位が持ち上
げられ、同時にドレイン電圧の影響がダート電極のソー
ス側端直下にも及んでいる。このため、電子はソース電
極からＧＩＬＡＩＩ層中に容易に注入され、ピンチオフ
特性が劣化する事になる。
はＱ＆Ａ！１層の残留不純物が著しく少なく、また、半
絶縁基板中の不純物（深いドナーと浅いアクセプターよ
りなる）濃度も低いために、ドレイン電極に印加された
正の電圧によｐＧａＡｓ層の深い部分でも電位が持ち上
げられ、同時にドレイン電圧の影響がダート電極のソー
ス側端直下にも及んでいる。このため、電子はソース電
極からＧＩＬＡＩＩ層中に容易に注入され、ピンチオフ
特性が劣化する事になる。
本発明による素子は半絶縁性基板に隣接してｐ型の薄層
領域を設ける事によシ、ドレイン電圧の影響がダート電
極のソース側端下部には及びにくい構造となっている。
領域を設ける事によシ、ドレイン電圧の影響がダート電
極のソース側端下部には及びにくい構造となっている。
第７図（＆） ｌ （ｂ）は、ｐ型半導体層の厚さを１
００Ｘ、シート不純物濃度を１×１０１２ｃＩＲ−２と
した本発明による素子内部の電流分布、電位分布を従来
例の第６図（ａ） 、 （ｂ）に対応させて示した。ｐ
型半導体によってＧａＡｓ層の基板側の電位が固定され
る結果、ドレイン電圧の影響がＧａＡｓ層中深くは及ん
でいない事が見てとれる。この結果、電流の基板側への
回り込みも浅く押えられている。
００Ｘ、シート不純物濃度を１×１０１２ｃＩＲ−２と
した本発明による素子内部の電流分布、電位分布を従来
例の第６図（ａ） 、 （ｂ）に対応させて示した。ｐ
型半導体によってＧａＡｓ層の基板側の電位が固定され
る結果、ドレイン電圧の影響がＧａＡｓ層中深くは及ん
でいない事が見てとれる。この結果、電流の基板側への
回り込みも浅く押えられている。
第８図はｐ型半導体層の厚さを１００ＸＫ固定し、シー
ト不純物濃度ＬＡを変化させていった場合のドレイン電
流−ｆ−）電圧特性を従来構造と比較して示した図であ
る。ｐ型半導体層のシート不純物濃度を上げていくとピ
ンチオフ特性は改善していくが、ｌＸｌ０ ｃｍ
程度で十分な改善が得られ、ｌＸｌ０ ｃｍ 以上
では変化は全く見られなくなる。
ト不純物濃度ＬＡを変化させていった場合のドレイン電
流−ｆ−）電圧特性を従来構造と比較して示した図であ
る。ｐ型半導体層のシート不純物濃度を上げていくとピ
ンチオフ特性は改善していくが、ｌＸｌ０ ｃｍ
程度で十分な改善が得られ、ｌＸｌ０ ｃｍ 以上
では変化は全く見られなくなる。
トランジスタが十分にオンした状態での電流値はｐ型不
純物のシート濃度の増加と共に減少していく。従って、
ｌＸ１０ ｃｍ 以上の不純物の導入は素子の電流
通電能力を低下させるだけでらシ、素子特性の改善はも
たらさない。従って、本発明の効果を十分に期待するに
はｐ型のシート不純物濃度をｌ Ｘ Ｉ Ｑ” ｃｍ−
２乃至Ｉ Ｘ １０” ｃｍ−２にする事が必要である
。
純物のシート濃度の増加と共に減少していく。従って、
ｌＸ１０ ｃｍ 以上の不純物の導入は素子の電流
通電能力を低下させるだけでらシ、素子特性の改善はも
たらさない。従って、本発明の効果を十分に期待するに
はｐ型のシート不純物濃度をｌ Ｘ Ｉ Ｑ” ｃｍ−
２乃至Ｉ Ｘ １０” ｃｍ−２にする事が必要である
。
（実施例）
第１図は本発明の第１の実施例であるヘテロ接合電界効
果トランジスタの構造断面図である。
果トランジスタの構造断面図である。
この素子は以下の様にして作製される。まず、ノンドー
プ半絶縁性ＧａＡａ基板りｌ上に、分子線エピタキシー
法を用いて、不純物としてＢｅをＩ Ｘ １０１８ｄ３
の濃度で含むｐ型ＧａＡｓ層１２を厚さ１００芙成長す
る。このｐ型ＧａＡｓ層のシート不純物濃度は１×１０
ｃＩｎ となる。次いで、意識的には不純物を添加し
ないノンドープのＧａＡｓ層１３を約１μｍ、その上に
不純物としてＳｉを２×１０ の 含むｎ型のＡｔｑ、
３Ｇａ（１，７ＡＩｌ Ｉ＠ １４ 、更に不純物とし
てｓｔを２Ｘ１０１８ｄ３含むｎ型のＧａＡｓ層１５を
それぞれ３００ｘ、５００Ｘの厚さで分子線エピタキシ
アル成長させる。ウェハー成長後素子領域を除いて約０
．３μｍのメサエッチングを行ない素子間を分離する。
プ半絶縁性ＧａＡａ基板りｌ上に、分子線エピタキシー
法を用いて、不純物としてＢｅをＩ Ｘ １０１８ｄ３
の濃度で含むｐ型ＧａＡｓ層１２を厚さ１００芙成長す
る。このｐ型ＧａＡｓ層のシート不純物濃度は１×１０
ｃＩｎ となる。次いで、意識的には不純物を添加し
ないノンドープのＧａＡｓ層１３を約１μｍ、その上に
不純物としてＳｉを２×１０ の 含むｎ型のＡｔｑ、
３Ｇａ（１，７ＡＩｌ Ｉ＠ １４ 、更に不純物とし
てｓｔを２Ｘ１０１８ｄ３含むｎ型のＧａＡｓ層１５を
それぞれ３００ｘ、５００Ｘの厚さで分子線エピタキシ
アル成長させる。ウェハー成長後素子領域を除いて約０
．３μｍのメサエッチングを行ない素子間を分離する。
この後、ソース、ドレイン電極１６，１７をＡｕＧｅ系
の金属を用い通常のリフトオフ工程で形成する。
の金属を用い通常のリフトオフ工程で形成する。
ソース、ドレイン電極間距離は３μｍである。次いで、
電子線露光法を用いて幅０．２５μｍのゲートレジスト
ツヤターンを形成し、このパターン下のｎＧａＡｓ層及
びｎＡｔ（１，５０ｉ ｏ、ｙ Ａｌ１層の一部をエツ
チング工程で除去する事でリセス形状を作成する。この
リセス領域内に、Ａｔ／ＴＩよシなるダート電極１８を
リフトオフ法で形成する事で素子の作製は完成する。
電子線露光法を用いて幅０．２５μｍのゲートレジスト
ツヤターンを形成し、このパターン下のｎＧａＡｓ層及
びｎＡｔ（１，５０ｉ ｏ、ｙ Ａｌ１層の一部をエツ
チング工程で除去する事でリセス形状を作成する。この
リセス領域内に、Ａｔ／ＴＩよシなるダート電極１８を
リフトオフ法で形成する事で素子の作製は完成する。
この様にして作成されたダート幅２００μｍの素子はダ
ート電圧−〇、 ２ Ｖで良好なピンチオフ特性を示す
と共に、高い相互コンダクタンス値を示した。第２図は
その相互コンダクタンス値とドレイ／電流の関係を測定
した結果である。とりわけ、マイクロ波低雑音増幅器と
しての実用動作電流であるｔＤ、＝１０ｍＡ近傍で５０
〜６０ｍ５という高い相互コンダクタンスが得られた事
は本発明の有効性を示すものである。また、電流飽和領
域におけるドレインコンダクタンスは広い電流範囲にわ
たって３〜４ ｍＳと低い値に抑えられていた。この事
よリ、本発明の素子は電流飽和特性にも顕著な改善をも
たらす事が確認された。
ート電圧−〇、 ２ Ｖで良好なピンチオフ特性を示す
と共に、高い相互コンダクタンス値を示した。第２図は
その相互コンダクタンス値とドレイ／電流の関係を測定
した結果である。とりわけ、マイクロ波低雑音増幅器と
しての実用動作電流であるｔＤ、＝１０ｍＡ近傍で５０
〜６０ｍ５という高い相互コンダクタンスが得られた事
は本発明の有効性を示すものである。また、電流飽和領
域におけるドレインコンダクタンスは広い電流範囲にわ
たって３〜４ ｍＳと低い値に抑えられていた。この事
よリ、本発明の素子は電流飽和特性にも顕著な改善をも
たらす事が確認された。
第３図は本発明の第２の実施例であるヘテロ接合電界効
果トランジスタの構造断面図である。この素子では、ノ
ンドープ半絶縁基板２１上に、シート濃度１×１０１２
！−２、厚さ１００Ｘのｐ型頭域２２が形成され、更に
その上にＡｔ□、５Ｇａ Ｏ，７Ａ８とＧａＡｓからな
る層の超格子層２３が形成されている。超格子内の各層
は１００Ｘの厚さからなっている。
果トランジスタの構造断面図である。この素子では、ノ
ンドープ半絶縁基板２１上に、シート濃度１×１０１２
！−２、厚さ１００Ｘのｐ型頭域２２が形成され、更に
その上にＡｔ□、５Ｇａ Ｏ，７Ａ８とＧａＡｓからな
る層の超格子層２３が形成されている。超格子内の各層
は１００Ｘの厚さからなっている。
この超格子層２３上にノンドーグのＧａＡｓ層２４を約
０．２μｍ 、 ２ Ｘ １０１”ｃｍ−’のｓｉを含
むｎ型Ａｔｏ、５Ｇａ Ｏ，７Ａ１層２５を３００Ｘ、
２ Ｘ １０” ｃｍ−’のＳｉを含むｎ型のＧａＡｓ
層２６を５００Ｘ形成したウェノ・−を用い素子は作製
される。ソース、ドレイン電極２７゜２８およびダート
電極２９の作製工程は第１の実施例と同様である。ダー
ト長は０．１μｍとした。ウェハー内に形成された超格
子層２３は基板からの不純物の上方拡散並びにｐ型層か
らの不純物の上方拡散を防ぐために用いられている。
０．２μｍ 、 ２ Ｘ １０１”ｃｍ−’のｓｉを含
むｎ型Ａｔｏ、５Ｇａ Ｏ，７Ａ１層２５を３００Ｘ、
２ Ｘ １０” ｃｍ−’のＳｉを含むｎ型のＧａＡｓ
層２６を５００Ｘ形成したウェノ・−を用い素子は作製
される。ソース、ドレイン電極２７゜２８およびダート
電極２９の作製工程は第１の実施例と同様である。ダー
ト長は０．１μｍとした。ウェハー内に形成された超格
子層２３は基板からの不純物の上方拡散並びにｐ型層か
らの不純物の上方拡散を防ぐために用いられている。
この素子は、ダート長が０．１μｍと著しく短かいにも
かかわらず、極めて良好なピンチオフ特性が得られてお
ｐ１本発明の有効性が確認された。
かかわらず、極めて良好なピンチオフ特性が得られてお
ｐ１本発明の有効性が確認された。
以上の実施例においては半導体の組合せとしてＧａＡｇ
とＡｔＧａＡｓを用いてきたが、本発明による構造は他
の物質の組合せ、例えばＩｎＰとＩｎＧａＡｓ、ＧａＡ
＋＋とＡｔＧａＳｂ等で構成される素子に対しても同様
に有効である事は言うまでもない。
とＡｔＧａＡｓを用いてきたが、本発明による構造は他
の物質の組合せ、例えばＩｎＰとＩｎＧａＡｓ、ＧａＡ
＋＋とＡｔＧａＳｂ等で構成される素子に対しても同様
に有効である事は言うまでもない。
［発明の効果］
以上に述べてきた様に、本発明の素子構造を用いれば、
ダート長が短かくとも良好な電流遮断特性（ピンチオフ
特性）と電流飽和特性を持ち、同時に低電流動作時にも
高い相互コンダクタンスを維持できるヘテロ接合電界効
果トラン・ゾスタを実現できる。
ダート長が短かくとも良好な電流遮断特性（ピンチオフ
特性）と電流飽和特性を持ち、同時に低電流動作時にも
高い相互コンダクタンスを維持できるヘテロ接合電界効
果トラン・ゾスタを実現できる。
第１図はこの発明の第１の実施例であるヘテロ接合電界
効果トランジスタの構造断面図、第２図ハその相互コン
ダクタンスのドレイン電流依存性を示す図、第３図はこ
の発明の第２の実施例であるヘテロ接合電界効果トラン
ジスタの構造断面図、第４図は従来技術の高電子移動度
トランジスタの構造を模式的に示した図、第５図は従来
技術の高電子移動度トランジスタのドレイン電圧−ｒ一
ト電圧特性、第＼図（、） （ｂ）は従来技術の高電子
移動度トラン・ゾスタ内部の電流分布と電位分布を示す
図、第７図（、） （ｂ）はこの発明による素子内部の
電゛ 流分布と電位分布を示す図、第８図はこの発明に
おいてＰｍの半導体薄層のシート濃度を変化させた場合
にピンチオフ特性が改善される様子を示す図である。 １ノ・・・半絶縁性ＧａＡｓ基板、１２・・”ｐ型Ｇａ
Ａｓ薄層、１３・・・ノンドープＧａＡｇ層、１４−ｎ
型Ａｔｏ、３ＧＩＬＯ，７Ａ８層、１５ ＝ ｎ型Ｇａ
Ａｇ層、１６ ・・・ソース電極、１７・・・ドレイン
電極、１８・・・ｆ−）電極、２１・・・半絶縁性Ｇａ
Ａ＋ｓ基板、２２− ｐ型ＧａＡｓ薄層、２３ ・・・
超格子Ｊ−１２４−・・ノンドープＧａＡｇ層、２５−
ｎ型ＡＺ、）、５ＧａＯ，７μｍ層、２６ ・・・ｎ
型ＧａＡｇ層、２７− ソース電極、２８・・・ドレ
イン電極、２９・・・ダート電極。 出願人代理人 弁理士 鈴 江 武 彦；Ｉｓ １図 第４図
効果トランジスタの構造断面図、第２図ハその相互コン
ダクタンスのドレイン電流依存性を示す図、第３図はこ
の発明の第２の実施例であるヘテロ接合電界効果トラン
ジスタの構造断面図、第４図は従来技術の高電子移動度
トランジスタの構造を模式的に示した図、第５図は従来
技術の高電子移動度トランジスタのドレイン電圧−ｒ一
ト電圧特性、第＼図（、） （ｂ）は従来技術の高電子
移動度トラン・ゾスタ内部の電流分布と電位分布を示す
図、第７図（、） （ｂ）はこの発明による素子内部の
電゛ 流分布と電位分布を示す図、第８図はこの発明に
おいてＰｍの半導体薄層のシート濃度を変化させた場合
にピンチオフ特性が改善される様子を示す図である。 １ノ・・・半絶縁性ＧａＡｓ基板、１２・・”ｐ型Ｇａ
Ａｓ薄層、１３・・・ノンドープＧａＡｇ層、１４−ｎ
型Ａｔｏ、３ＧＩＬＯ，７Ａ８層、１５ ＝ ｎ型Ｇａ
Ａｇ層、１６ ・・・ソース電極、１７・・・ドレイン
電極、１８・・・ｆ−）電極、２１・・・半絶縁性Ｇａ
Ａ＋ｓ基板、２２− ｐ型ＧａＡｓ薄層、２３ ・・・
超格子Ｊ−１２４−・・ノンドープＧａＡｇ層、２５−
ｎ型ＡＺ、）、５ＧａＯ，７μｍ層、２６ ・・・ｎ
型ＧａＡｇ層、２７− ソース電極、２８・・・ドレ
イン電極、２９・・・ダート電極。 出願人代理人 弁理士 鈴 江 武 彦；Ｉｓ １図 第４図
Claims (3)
- （１）半絶縁性基板上に積層された実質的に不純物を含
有しない電子親和力の大きい第１の半導体層と、電子親
和力の小さい第２の半導体層を有し、第１の半導体層と
第２の半導体層のヘテロ接合界面に沿って誘起される２
次元的な電子の蓄積層を導電チャネルとする電界効果ト
ランジスタにおいて、半絶縁性基板とそれに隣接する半
導体層の界面近傍に、１×１０＾１＾２ｃｍ＾−＾２乃
至１×１０＾１＾３ｃｍ＾−＾２の面密度のｐ型不純物
を含む薄層領域が形成されている事を特徴とするヘテロ
接合電界効果トランジスタ。 - （２）前記ｐ型の薄層領域と第１の半導体層の間にバン
ドギャップの異なる複数の層のくり返しからなる超格子
層が形成されている事を特徴とする特許請求の範囲第（
１）項記載のヘテロ接合電界効果トランジスタ。 - （３）前記ｐ型の薄層領域が、バンドギャップの異なる
複数の層のくり返しからなる超格子層内に包含されて形
成されている事を特徴とする特許請求の範囲第（１）項
記載のヘテロ接合電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231826A JPH0797636B2 (ja) | 1986-09-30 | 1986-09-30 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231826A JPH0797636B2 (ja) | 1986-09-30 | 1986-09-30 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386575A true JPS6386575A (ja) | 1988-04-16 |
| JPH0797636B2 JPH0797636B2 (ja) | 1995-10-18 |
Family
ID=16929623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231826A Expired - Fee Related JPH0797636B2 (ja) | 1986-09-30 | 1986-09-30 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797636B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028968A (en) * | 1990-01-02 | 1991-07-02 | The Aerospace Corporation | Radiation hard GaAs high electron mobility transistor |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| JPS60263473A (ja) * | 1984-06-11 | 1985-12-26 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
-
1986
- 1986-09-30 JP JP61231826A patent/JPH0797636B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59207667A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 半導体装置 |
| JPS60263473A (ja) * | 1984-06-11 | 1985-12-26 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028968A (en) * | 1990-01-02 | 1991-07-02 | The Aerospace Corporation | Radiation hard GaAs high electron mobility transistor |
| US5161235A (en) * | 1990-02-20 | 1992-11-03 | University Of Virginia Alumni Patents Foundation | Field-effect compound semiconductive transistor with GaAs gate to increase barrier height and reduce turn-on threshold |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797636B2 (ja) | 1995-10-18 |
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