KR920003799B1 - 반도체 장치 - Google Patents

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도시유기 우사가와
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가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
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Abstract

내용 없음.

Description

반도체 장치
제 1 도는 종래의 헤테로접합 전계효과트랜지스터의 에너지 도면.
제 2 도는 본 발명에 관한 트랜지스터의 에너지 도면.
제 3 도 및 제 4 도는 종래의 헤테로접합 전계효과트랜지스터를 설명하는 도면.
제 5 도는 본 발명의 헤테로접합 전계효과트랜지스터의 동작상태를 설명하는 도면.
제 6a 도~제 6c 도는 전계효과트랜지스터의 제조공정을 도시한 장치단면도.
제 7a 도~제 7d 도는 직접회로를 구성하는 경우의 제조공정을 도시한 장치단면도.
본 발명은 고속으로 동작하는 전계효과형 반도체장치에 관한 것으로, 특히 반도체의 헤테로접합근방에 발생하는 캐리어를 제어하는 전계효과형 반도체장치에 관한 것이다.
전계효과형 반도체장치(이하, FET라 한다)의 성능의 향상을 도모하기 위해서는 첫째로 전자의 이동도가 높은 반도체재료를 사용하고, 둘째로 채널길이를 짧게 하는 것이 효과적이다.
먼저, 전자의 이동도가 높은 반도체재료를 사용하는 것에 대해서 설명한다.
갈륨비소(GaAs)는 그 전자의 이동도가 실리콘에 비해서 현저하게 높고, 고속디바이스를 제조하는데 적합한 재료이다. MOS(Metal oxide Semiconductor)형 전계효과트랜지스터에 있어서의 게이트절연층대신에 도너불순물을 첨가한 알루미늄 갈륨비소(AlGaAs)결정을 사용하면, 그 경계면에 캐리어가 유기되어 전계효과형 트랜지스터가 제조되는 것을 알 수 있었다. 제 1 도는 이 트랜지스터의 동작영역의 밴드구조도이다.
(13)은 전극부, (12)는 불순물을 함유하는 AlGaAs층, (11)은 실질적으로 불순물을 함유하지 않는 GaAs층이다. 또, FE는 페르미레벨을 나타낸다. 제 1 도에서, (15)는 이 캐리어이지만, 2차원적인 포텐셜중에 갇혀 있다. 이 캐리어(15)는 AlGaAs층(12)중의 도너불순물준위(14)에서 공급되고, 불순물을 함유하지 않는 GaAs내를 주행하기 때문에 이온화한 도너불순물과는 장소적으로 분리되어 있다. 그 결과, 불순물포텐셜에 의한 산란이 현저하게 감소하여 고이동도가 실현된다. 그러나, 이 고이동도의 전자를 사용해서 트랜지스터를 제조하는 경우, AlGaAs중에 다중의 도너가 첨가되어있으므로 게이트전압이 경계면영역에 유효함에도 불구하고, 상호콘덕턴스를 낮추는 결과로 되어버린다. 이것을 방지하기 위해서는 MOS 구조와 같은 불순물을 첨가하지 않는 AlGaAs를 사용하는 것이 바람직하다. 그러나, 쇼트키형의 게이트인 경우에는 소오스 및 드레인전극과 채널사이에 MOS구조의 경우와는 달리 간극이 생기는 일이 많다. 이러한 경우에는 AlGaAs 또는 GaAs중에 도너불순물을 첨가하지 않는 경우에 캐리어가 이 간극부에 유기되지 않아 채널과 소오스드레인전극을 접속할 수가 없으므로, 트랜지스터로써 동작을 곤란하게 된다.
또한, 이제까지 기술한 고속성의 전계효과 트랜지스터의 예는, (1) T.Mimura등의 Jpn.J.Appl.Phys.19(1980), L225, (2) H.L Stormer등의 Appl.Phys.Lett.38(1981),691, (3) T.Mimura, Surf.Sci.113(1982),454의 문헌에 보고되어 있다.
본 발명의 목적은 채널과 소오스 드레인전극사이의 간극영역의 금지대폭이 넓은 게이트전극측 반도체, 즉 상기의 예에서는 AlGaAs중에 도너불순물을 도입하고, 게이트전극 바로아래의 채널부에는 불순물을 도입하지 않는 것을 특징으로 하는 전계효과형 반도체장치를 제공하는 것이다.
본 발명의 다른 목적은 본 발명의 구조에 단채널화하여도 충분하게 특성을 확보할 수 있는 구조를 구비한 반도체장치를 제공하는 것이다.
이러한 구조에 의해서, (1) 채널근방의 AlGaAs중에 산란중심으로 되는 불순물이 없기 때문에 이동도가 증대하고, (2) AlGaAs층을 MOS에 있어서의 절연층과 동등한 작용을 갖게 할 수 있으므로, 게이트 전압을 유효하게 채널부에 인가할 수 있어 상호 콘덕턴스를 증대할 수 있고, (3) 간극부에는 도너불순물에서 캐리어가 공급되므로, 채널부와 소오스, 드레인전극이 접속되어 트랜지스터로써 작동하는 등의 특징을 갖고 있다.
본 발명의 기본적 구성은 다음과 같다.
제 1 의 반도체층과 제 2 의 반도체층이 헤테로접합을 형성해서 배치되고, 이 헤테로 접합의 근방에서는 제 1의 반도체층의 전도대의 끝이 제 2 의 반도체층의 전도대의 끝보다 에너지적으로 아래에 위치하도록 배치되고, 제 1 의 반도체층과 전기적으로 접속된 적어도 한쌍의 전극과 상기 헤테로접합근방에 생기는 캐리어의 제어수단을 적어도 갖는 반도체장치에 있어서, 적어도 상기 한쌍의 전극사이에는 저불순물농도영역을 가지며, 상기 한쌍의 전극에 인접하는 영역은 고불순물 농도영역이고, 또한 상기 불순물과 동일 또는 반대도전형의 불순물층을 포함하는 영역을 상기 제 1 의 반도체층에 적어도 하나 구비하는 것을 특징으로 하는 것이다.
전극사이의 영역의 저불순물농도영역의 불순물농도는 평균적으로 1015cm-3이하이고, 또한 상기 소오스 및 드레인에 인접하는 고불순물 농도영역의 불순물농도는 1015cm-3이상으로 하는 것이 좋다.
또, 제 1 의 반도체층에 형성된 상기 불순물농도영역은 여러층 마련하여도 좋다.
본 발명의 이해를 용이하게 하기 위해 먼저 단순한 헤테로구조 전계효과트랜지스터를 고찰해 본다.
AlGaAs 및 GaAs로 이루어지는 헤테로구조 전계효과트랜지스터의 경우에는 GaAs와 AlGaAs의 전도대의 경계면에서의 차가 약 0.3eV이고, 쇼트키 장벽이 약 0.6eV정도이다. 따라서, 불순물을 첨가하지 않는 AlGaAs를 사용한 경우, 게이트전압을 걸지않은 상태에서는 채널이 형성되지 않는다. 제 2 도는 이 경우의 밴드구조도이다.
(13)은 전극부, (12)는 AlGaAs층, (11)은 GaAs층이고, FE는 페르미레벨을 나타내고 있다. 제 2 도의 경우, 통상적으로 OFF 상태이며, 게이트에 정의 전압을 거는 것에 의해 채널이 형성된다. 즉, 엔한스먼트형의 트랜지스터로 된다. 한편, 종래형의 불순물을 첨가한 AlGaAs를 사용하는 경우에는 통상적으로 ON 상태이고, 공핍형의 트랜지스터로 된다. 그러나, 후자의 경우에서도 AlGaAs층을 현저하게 얇게(~500Å)하면, 쇼트키장벽에 의한 공핍층(16)이 AlGaAs금속으로 연장하고, 통상적으로 OFF형이 실현된다. 이들 종래의 2개의 형식의 트랜지스터를 조합하는 것에 의해 집적회로를 제조할 수 있지만, 엔한스먼트형은 에칭에 의해 AlGaAs를 얇게 하고, 공핍형은 AlGaAs를 두껍게 한 구조로 하지 않으면 안된다. 따라서, 동일기판상에 양자를 만드는 것은 시간이 걸림과 동시에 에칭의 정밀도가 낮기 때문에 특성의 불균형을 일으킨다는 문제점이 있었다.
본 발명의 트랜지스터를 사용하면, 집적화하는 경우에 상기 문제점이 해결된다. 즉, 엔한스먼트형의 본 발명의 트랜지스터를 여러개 제조하는 과정에서 필요한 트랜지스터에만 예를들면 이온주입법으로 불순물을 도입하고, 포텐셜형상을 변화시켜서 게이트의 스레쉬홀드값을 변경하던가, 필요하다면 통상적으로 ON으로 될때까지 불순물농도를 높여서 공핍형의 트랜지스터로 하면 좋다. 이때, 이온주입에 의해서 형성되는 격자결함의 영향, 불순물 그 자체에 의해 캐리어의 산란확률의 증대를 방지하기 위해 이온의 평균비산이 헤테로 경계면에서 300Å 이상 떨어져서 이온주입을 실행하는 것이 중요하다. 이온주입은 불순물량을 정밀도 좋게 제어할 수 있으므로, 스레쉬홀드값의 제어에 흔히 이용되고 있는 기술이며, 따라서 종래의 에칭법보다도 훨씬 정밀도 좋게, 또한 특성의 불균형을 적게하는 것이 가능하다.
다음에, 채널길이를 짧게하는 것에 의한 성능의 향상에 대해서 설명한다. 그러나, 단채널화에 따라 펀치 스루현상으로 불리어지는 바람직하지 않은 현상이 발생한다. 이것에 대해서, 이하 헤테로구조 전계효과소자(이하, 헤테로구조 FET라 한다)에 대해서 설명한다.
종래의 헤테로구조 FET는, 예를들면 제 3 도에 도시하는 바와 같이 반절연성 GaAs기판(1)상에 연속적으로 에피택셜성장시킨 n형 GaAs층(2), n형 Al0.3Ga0.7As층(3)에 형성된 소오스, 드레인영역(5'), (5)와 상기 Al0.4Ga0.7As층(3)상에 마련된 게이트전극(4)를 구비한 구조로 되어 있다.
이 헤테로구조 반도체장치, 특히 고집적화를 목적으로 하는 단채널의 헤테로구조 FET에서는 인가된 드레인전압 VDD에 의해서 발생하는 소오스, 드레인사이의 펀치스루현상 때문에 서브 스레쉬홀드영역에 있어서의 드레인전류-게이트전압특성이 악화한다. 즉, 단채널의 헤테로구조 반도체장치에서는 장채널의 헤테로구조 반도체장치에 비해서 소오스, 드레인사이에 펀치스루전류가 흐르고, 드레인전류가 완전하게는 핀치오프하지 않는다는 바람직하지 않는 특성이 있다.
이것에 대해서, n형 GaAs층(2)의 불순물농도를 현저하게 낮게 하는 것에 의해 불순물분포에 의한 포텐셜의 요동을 없게하고, 또 펀치스루전류가 흐르는 원인으로 되는 캐리어분포의 공간적 확장을 억제하기 위해 n형 GaAs층(2)와 n형 Al0.3Ga0.7As층(3)의 경계면에 가까운 위치에 소오스(또는 드레인)불순물과 반대 도전형의 불순물을 고농도로 함유하는 두께가 얇은 층형상의 영역을 형성하고, 또 소위 드레인공핍층의 공간적확장을 억제하기 위해, 소오스(또는 드레인) 불순물과 반대도전형의 섬형상의 불순물영역을 포텐셜선이 확장하기 쉬운 위치에 하나 또는 여러개 구비시키는 것에 의해 펀치스루를 억제하여 양호한 특성을 나타내는 단채널 전계효과형 반도체장치를 제공하는 것이다.
구체적인 실시예를 들어서 설명하기 전에 본 발명의 중요한 점에 보충설명을 부가해 둔다. 단채널 헤테로구조 반도체장치에 있어서, 펀치스루전류가 흐르는 것은 드레인공핍층이 소오스측을 향해서 연장하고, 드레인공핍층과 소오스공핍층이 직접 서로 영향을 미치기 때문이다. 이러한 상태를 명확하게 한것이 제 4 도이다. 제 4 도에서는 드레인(5)를 둘러싸도록 감싸고 있는 등포텐셜선(equipotential line)(7)이 소오스측을 향해서 부풀어오르고, 또 통상의 펀치스루하고 있지 않는 상태에서 본체와 절연막의 경계면근방을 흐르는 전류(8)이 경계면에서 떨어져서 본체깊이방향으로 확장하고 있다. 이러한 전류분포의 공간적확장은 채널길이를 짧게하면 할수록 현저하여 큰 펀치스루전류가 흐른다.
또한, (5')는 소오스, (3)은 AlGaAs층, (1)은 GaAs기판을 나타내고 있다.
본 발명에서는 펀치스루를 억제하기 위해, 2개의 중요한 개념을 명확하게 하고 있다. 그 하나의 제 4 도에 도시되는 바와 같은 전류분포의 공간적확장을 억제하고, 일차원적인 전류분포를 실현하는 것이다. 그 둘째는 등포텐셜선의 부풀어 오름이 소오스측을 향해서 연장해가는 것을 억제하는 것이다. 즉, 드레인전계의 공간적 전기적 차폐효과이다.
상기 2개의 중요한 개념을 실현하기 위해, n형 GaAs층(2)에 마련하는 특별한 불순물영역은 적어도 1층, 바람직하게는 2층이 필요하게 된다. 즉, 제 1 층은 경계면에 매우 가까운 위치에, 제 2 층은 포텐셜의 부풀어오름이 가장 큰 위치로써(이 층은 반드시 필요하게 된다), 이 2층은 소오스(또는 드레인) 불순물과 반대도전성 불순물로 형성되지 않으면 안된다. 또한, 상기 2개의 개념을 효과적으로 실현시키기 위해서 불순물의 농도는 높고, 또한 칫수적으로는 얇은 층을 형성시킬 필요가 있다.
또한, 이와 같이 소오스(또는 드레인) 불순물과 반대도전형 불순물층을 2층 또는 그 이상 마련하면, 스레쉬홀드전압이 높게 되는 일이 많다. 그러나, 이 스레쉬홀드전압이 상승은 소오스(또는 드레인)불순물과 동일형 불순물층을 부가하는 것에 의해 용이하게 제어가능하다.
또한, 본 발명의 FET에 있어서의 채널영역을 갖는 제 1 의 반도체층은 저불순물농도로 되어 있지만, 평균적으로는 1015cm-3이하, 또 소오스 및 드레인에 인접하는 고불순물농도영역은 1016cm-3이상의 불순물농도로 하는 것이 통상적인 예이다.
상기 제 1 의 반도체층에 형성된 상술한 불순물영역은 그 두께와 불순물농도의 곱이 5×1011cm-2이상, 1×1013cm-2이하로 하는 것이 좋다.
이 불순물영역은 제 2 의 반도체층(상술한 제 1 의 반도체층과 제 2 의 반도체층은 헤테로접합을 형성하고, 또한 제 1 의 반도체층의 금지 대폭은 제 2 의 반도체층보다 작게 설정되어 있다. 이렇게 하는 것에 의해서 제 1 의 반도체층의 전도대의 끝이 제 2의 반도체층의 전도대의 끝보다 에너지적으로 아래에 위치하도록 설정된다. 즉, 제 1 의 반도체층의 전자 친밀성은 제 2 의 반도체층보다 크게 되어 있다)와의 경계면에서 50~1000Å 사이의 바라는 깊이의 장소에 마련되는 것이 좋다. 또, 도전형은 p형 또는 n형이다. 또, 이 불순물층의 두께는 10Å~500Å, 보다 바람직하게는 10Å~200Å이다.
또한, 이 제 1 의 반도체층에 마련하는 불순물영역은 동일재질에 의해서 적층된 것을 의미하는 것으로 한다. 또, 이 불순물영역은 실시예에 보여지는 바와 같이 기판면 전체에 형성하지 않아도 적어도 소오스영역(5'), 드레인영역(5)사이에 삽입하는 것으로 마찬가지의 효과를 얻는다.
다음에, 본 발명에 의한 헤테로접합 반도체장치의 소자내부의 동작을 해석한 결과의 일예를 제 5 도에 도시한다. 도면에서 알 수 있는 바와 같이 전류분포(8)은 경계면근방에 한정되고, 또 포텐셜분포(등고선 표시)도, 또 드레인측에서 피닝(pinning)효과가 나타나고 있는 것이 도시되어 있다. 도면중의 부호는 제 4 도와 마찬가지이다.
이러한 특별한 반도체영역에 의한 차폐효과는 헤테로구조 FET 뿐만 아니라 전계효과디바이스 일반에 적용할 수 있는 것은 물론이다.
또, 상기의 고농도로 불순물을 함유하는 영역대신에 AlGaAs등 밴드 갭이 큰 서브층의 반도체층을 삽입하는 것에 의해서도 마찬가지의 효과를 얻는다. 이 밴드 갭의 차로써는 대략 0.03eV 정도에서 효과가 인정된다. 또, 대략 0.05eV 이상에서 한층 현저하다. 또, 0,4eV 정도의 차를 갖는 것도 이용할 수 있다.
이상에 그 원리를 상세하게 설명한 전계효과형 반도체장치의 실시예를 다음에 설명한다.
[실시예 1]
제 6a 도~제 6c 도에 주요공정을 도시한다.
반절연성 GaAs기판(21)상에 공지의 분자선 에피택시법을 사용해서 불순물을 고의로는 첨가하지 않는 GaAs층(22)를 약 1μm(통상, 5000Å~1.5μm 정도로 하고 있다)의 두께로 기판온도 580℃에서 성장한 후, 예들면 Zn등 GaAs중에서는 p형의 도펀트를 약 2×1017~1×1020cm-2)함유하는 GaAs층(23)을 약 20Å(통상, 10Å~500Å), 또 불순물을 고의로는 첨가하지 않는 GaAs층(24)를 약 300Å(이값은 필요한 디바이스특성에 의해 50Å~2000Å사이의 적당한 값을 취한다)를 분자선 에피택시법을 사용해서 연속해서 성장시킨다. 또, 불순물을 함유하는 GaAs층(23)은 n형 또는 p형층 및 불순물을 첨가하지 않는 GaAs층의 다층구조이어도 좋다. 또, 이 p형의 불순물을 함유하는 층대신에 GaAs보다 밴드 갭이 큰 반도체층, 예를들면 불순물을 첨가하지 않는 Al0.3Ga0.7As층으로 치환되하여도 좋다. 또, 전류용량이 큰 FET를 제조할 필요가 있는 경우에는 앞서의 p형층에 부가해서 불순물을 고의로는 첨가하지 않는 GaAs층을, 예를들면 500Å 성장시킨후, n형의 도펀트를 5×1017cm-3함유하는 GaAs층을 20Å(통상 10~500Å)의 두께로 분자선 에피택시법을 사용해서 성장시킨 것으로써, (23)의 GaAs층의 역할을 수행한다. 또, 이 위에 분자선 에피택시법을 사용해서 고의로는 불순물을 첨가하지 않고, Al과 Ga의 조성비가 약 0.3 : 0.7로 되는 AlGaAs층(25)를 1200Å(대략 200~5000Å의 범위에서 선택하고 있다)를 성장시킨다. 제 6a 도가 이상태를 도시하고 있다.
상기의 다층구조의 에피택시층위에 게이트전극(26)으로 되는 금속, 예를들면 Ti ; W를 약 2μm 두께로 한후, 이 금속전극을 이온주입시의 마스크로써 (자기정합)Si이온(27)을 70KeV에서 2×1013cm-2주입한다. 이온주입에 의해 발생한 격자결합을 제거하고, 이온을 활성화시키기 위해 750℃에서 30분간의 어닐을 실행하였다. 제 6b 도에 (28)로써 나타낸것이 이 불순물영역이다. 이온의 활성화율을 높이기 위해서는 850℃의 고온에서 어닐하는 쪽이 바람직하지만, AlGaAs, GaAs경계면의 희미함을 방지하고, 또 불순물의 확산을 방지하기 위해 상기의 고온에서 어닐을 실행고 있다.
또한, 상기 도너불순물로써는 Si이외에 Ge, Sn, Te, Se, S등을 사용할 수가 있다. 대략 1013~1014cm-3의 정도를 이온주입하는 불순물농도는 캐리어를 어느 정도 발생시키는가, 즉 장치의 요구되는 특성에 따라서 설정된다. 이온주입의 에너지는 주입원소에 따라서 다르지만, 50~200KeV정도의 범위를 사용한다.
다음에 이온주입층과 연결해서 소오스(29) 및 드레인전극영역(30)을 통상의 합금법으로 형성하고, 또 전극금속 A1(31),(32)를 형성해서 전계효과트랜지스터를 제조하였다. 또한, (33)은 경계면에 유기된 캐리어를 나타내고 있다. 제 6c 도가 이 상태이다.
또한, 소오스 및 드레인영역의 형성은, 예를들면 Au-Ge합금(2000Å)-Ni(100Å)-Au-Ge합금(3000Å)을 소정부분에 적층하고 H2중, 400℃에서 5분정도 가열하는 것에 의해서 형성된다.
이와 같이 해서 제조된 트랜지스터 AlGaAs중에 2×1028cm-3정도 도너를 첨가하새 제조한 종래형의 헤테로접합 전계효과트랜지스터에 비해서 이동도에서 약 1.5배, 상호콘덕턴스에서는 약 3배의 성능을 얻어졌다.
또한, AlGaAs보다도 화학적으로 안정한 GaAs를 AlGaAs상에 약간 성장시키는 것도 트래지스터 제조효율을 증가시킬 수 있는 것에 유효한 것은 종래법과 마찬가지이다. 두께로써는 300Å~2000Å정도이다.
[실시예 2]
웨이퍼상에 집적회로를 만든 예를 제 7 도에 따라 기술한다. 이 실시예에서의 기본으로 되는 구성은 엔한스먼트형과 공핍형의 전계효과트랜지스터의 쌍이다. 먼저, 실시예 1과 마찬가지로 반절연성 GaAs기판(21)상에 분자선 에피택시법으로 불순물을 고의로는 첨가하지 않는 GaAs층(22) 약 1μm를 기판온도 580℃에서 성장시킨후, Zn은 약 1019cm-3함유하는 GaAs층(23)을 약 20Å, 또 고의로는 불순물을 첨가하지 않는 GaAs층(24)를 약 500Å 분자선에픽택시법을 사용해서 연속해서 성장시킨다. 또, 고의로는 첨가하지 않는 AlGaAs층(25)를 약 1200Å성장시킨다(제 7a 도). 계속해서 트랜지스터로 되어야 할 영역중, 공핍형의 트랜지스터로 되어야 할 영역에 Si이온(26')을 70KeV로 2×1013cm-3주입한다(제 7b 도). 이 경우, AlGaAs층(25)에만 이온주입하는 것이 보다 바람직한 것을 상술한 바와 같다. 그후, 게이트전극(27')을 형성한 후, 이것을 마스크로 해서 양쪽의 트랜지스터의 소오스 및 드레인전극으로 되어야 할 영역(28)에 실시예 1과 동일한 조건에서 2회째의 이온주입을 실행하여 마찬가지의 어닐에 의해서 불순물을 활성화하는 것에 의해 엔한스먼트형과 공핍형의 트랜지스터를 동시에 제조할 수가 있었다.(제 7c 도).
또한, 상기 도너불순물로써는 Si이외에 Ge,Sn, Te, Se, S등을 사용할 수가 있다. 대략 1013~1014cm-3의 정도를 이온주입하는 불순물 농도는 캐리어를 어느 정도 발생시키는가, 장치의 요구되는 특성에 따라서 설정된다. 이온주입의 에너지는 주입원소에 따라서 다르지만, 50~200KeV정도의 범위를 사용한다.
또, 소오스 및 드레인영역의 형성은, 예를들면 Au-Ge합금(2000Å)-Ni(100Å)-Au-Ge 합금(3000Å)를 소정부분에 적층하고, H2중, 400℃동안 5분정도 가열하는 것에 의해서 형성된다(제 7d 도).
이상의 실시예에서는 GaAs-AlGaAs계로 구성한 반도체장치에 관해서 설명하였지만, 따른 헤테로접합을 구성하는 재료도 적당하다. 예를들면 AlyGa1-yAs-AlxGa1-xAs, GaAs-AlGaAsP, InP-InGaAsP, InP-InGaAs, INAs-GaAsSb, AlInAs-GaInAs등이다.

Claims (22)

  1. 서로 접촉해서 그 사이에 헤테로접합을 형성하는 제 1 의 반도체층(22,23,24)와 제 2 의 반도체층(25)를 적어도 가지며, 상기 헤테로접합의 근방에서 상기 제 1 의 반도체층(22,23,24)의 전도대의 끝이 상기 제 2 의 반도체층(25)의 전도대의 끝보다 에너지적으로 아래에 있고, 또 상기 제 1 의 반도체층(22,23,24)에 전기적으로 접속된 적어도 한쌍의 전극(31,32), 상기 제 1 의 반도체층(22,23,24) 및 제 2 의 반도체층(25)에 형성되어 상기 적어도 한쌍의 전극(31,32)에 각각 전기적으로 접속된 소오스 및 드레인영역(29,30), 상기 헤테로접합의 근방에 발생된 캐리어를 제어하는 수단(26)을 포함하는 반도체장치에 있어서, 상기 제 2 의 반도체층(25)는 소오스 및 드레인영역(29,30)에 바로 가까이에 인접하는 영역을 제외하고 상기 소오스 및 드레인영역(29,30)사이에 형성된 1015cm-3이하의 농도를 갖는 저불순물농도영역과 소오스 및 드레인영역(29,30)사이의 영역에서 상기 소오스 및 드레인영역에 바로가까이에 인접하는 고불순물농도영역(28)을 포함하고, 상기 제 1 의 반도체층(22,23,24)는 상기 소오스 및 드레인영역(29,30)에 함유된 불순물의 도전형과 동일 또는 반대도전형인 불순물을 함유하고, 상기 헤테로접합으로부터 떨어져 있는 적어도 하나의 영역(23)을 포함하는 반도체장치.
  2. 특허청구의 범위 제 1 항에 있어서, 상기 소오스 및 드레인영역(29,30)에 바로가까이에 인접하는 상기 고불순물농도영역(28)의 불순물농도는 1016cm-3이상인 반도체장치.
  3. 특허청구의 범위 제 1 항 또는 제 2 항에 있어서, 상기 제 1 의 반도체층(22,23,24)에는 불순물을 함유하는 여러개의 영역(23)이 형성되어 있는 반도체장치.
  4. 특허청구의 범위 제 1 항 또는 제 2 항에 있어서, 상기 제 1 의 반도체층(22,23,24)에 형성된 상기 불순물영역(23)에서의 불순물농도와 불순물이 첨가된 영역(23)의 두께사이의 곱은 5×1011cm-2이상, 1×1013cm-2이상인 반도체장치.
  5. 특허청구의 범위 제 1 항 또는 제 2 항에 있어서, 상기 제 1 의 반도체층(22,23,24)에 형성된 상기 불순물영역(23)의 두께는 10Å~500Å인 반도체장치.
  6. 특허청구의 범위 제 1 항에 있어서, 상기 캐리어를 제어하는 수단(26)은 상기 제 2 의 반도체층(25)상에 위치된 게이트전극(26)이고, 상기 게이트전극(26)은 상기 제 2 의 반도체층(25)의 상기 저불순물농도영역상에 위치되는 반도체장치.
  7. 특허청구의 범위 제 1 항에 있어서, 상기 캐리어를 제어하는 수단(26)은 상기 제 2 의 반도체층(25)의 상기 저불순물농도영역상에 위치되는 반도체장치.
  8. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 반도체층(22,23,24)에 포함된 적어도 하나의 영역(23)은 상기 소오스 및 드레인영역(29,30)의 도전형과 반대 도전형의 불순물을 함유하는 반도체장치.
  9. 특허청구의 범위 제 5 항에 있어서, 상기 불순물영역(23)은 상기 헤테로접합으로부터 50~100Å 떨어진 위치에서 상기 제 1 의 반도체층(22,23,24)에 형성되는 반도체장치.
  10. 특허청구의 범위 제 1 항에 있어서, 상기 불순물영역(23)은 상기 헤테로접합으로부터 50~100Å 떨어진 위치에서 상기 제 1 의 반도체층(22,23,24)에 형성되는 반도체장치.
  11. 특허청구의 범위 제 10 항에 있어서, 상기 제 1 의 반도체층(22,23,24)에 형성된 불순물영역(23)은 10~200Å의 두께를 갖는 반도체장치.
  12. 특허청구의 범위 제 1 항에 있어서, 또 상기 제 2 의 반도체층(25)에 형성된 불순물영역을 포함하고, 상기 캐리어를 제어하는 수단(26)은 상기 제 2 의 반도체층(25)에 형성된 불순물영역상에 위치되고, 상기 소오스 및 드레인영역(29,30)은 상기 불순물영역의 각각의 반대측에 위치되는 반도체장치.
  13. 특허청구의 범위 제 12항에 있어서, 상기 제 2 의 반도체층(25)에 형성된 불순물영역의 불순물농도는 1013~1014cm-3인 반도체장치
  14. 특허청구의 범위 제 12항에 있어서, 상기 제 2 의 반도체층(25)에 형성된 불순물영역은 이온주입영역인 반도체장치.
  15. 특허청구의 범위 제 12항에 있어서, 상기 제 2 의 반도체층(25)에 형성된 불순물영역을 형성하는데 사용된 불순물은 Ge, Si, Sn, Te, Se와 S로 구성되는 군에서 선택되는 반도체장치.
  16. 특허청구의 범위 제 1 항에 있어서, 상기 제 2 의 반도체층(25)에 형성된 불순물영역(26'), 상기 제 2 의 반도체층(25)에 형성된 상기 불순물영역(26)상에 위치하여 상기 헤테로접합의 근방에 발생된 캐리어를 제어하는 또하나의 수단(27'), 상기 제 1 의 반도체층(22,23,24) 및 제 2 의 반도체층(25)에 형성되고, 상기 제 2 의 반도체층(25)에 형성된 불순물영역(26')의 측면에 위치되는 또하나의 소오스 및 드레인영역과 상기 또 하나의 소오스 및 드레인영역에 전기적으로 접속된 적어도 한쌍의 또하나의 전극(29')를 포함하고, 이것에 의해 집적회로장치가 마련되는 반도체장치.
  17. 특허청구의 범위 제 16 항에 있어서, 상기 적어도 한쌍의 전극과 상기 적어도 한쌍의 또하나의 전극중의 하나의 전극(29')는 공통전극이고, 상기 소오스 및 드레인영역과 상기 또하나의 소오스 및 드레인영역중의 하나의 영역은 공통영역인 반도체장치.
  18. 특허청구의 범위 제 16 항에 있어서, 상기 제 2 의 반도체층(25)는 상기 또하나의 소오스 및 드레인영역 사이의 영역에서 상기 또하나의 소오스 및 드레인영역에 바로 가까이에 인접하는 고불순물농도영역(28)과 상기 고불순물농도영역을 제외하고 상기 또하나의 소오스 및 드레인영역사이에서 1015cm-3이하의 농도를 갖는 저불순물농도영역을 포함하는 반도체장치.
  19. 특허청구의 범위 제 1 항에 있어서, 상기 제 1 의 반도체층(22,23,24)는 GaAs층이고, 상기 제 2 의 반도체층(25)는 AlGaAs층인 반도체장치.
  20. 서로 접촉해서 그 사이에 헤테로접합을 형성하는 제 1 의 반도체층(22,23,24)와 제 2 의 반도체층(25)를 적어도 가지며, 상기 헤테로접합의 근방에서 상기 제 1 의 반도체층(22,23,24)의 전도대의 끝이 제 2 의 반도체층(25)의 전도대의 끝보다 에너지적으로 아래에 있고, 또 상기 제 1 의 반도체층(22,23,24)에 전기적으로 접속된 적어도 한쌍의 전극(31,32), 상기 제 1 의 반도체층(22,23,24) 및 제 2 의 반도체층(25)에 형성되어 상기 적어도 한쌍의 전극(31,32)에 각각 전기적으로 접속된 소오스 및 드레인영역(29,30), 상기 헤테로접합의 근방에 발생된 캐리어를 제어하는 수단(26)를 포함하고, 상기 제 2 의 반도체층(25)는 소오스 및 드레인영역(29,30)에 바로가까이에 인접하는 영역을 제외하고 상기 소오스 및 드레인영역(29,30)사이에 형성된 1015cm-3이하의 농도를 갖는 저불순물농도영역과 소오스 및 드레인영역(29,30)사이의 영역에서 상기 소오스 및 드레인영역(29,30)에 바로가까이에 인접하는 고불순물농도영역(28)을 포함하고, 상기 제 1 의 반도체층(22,23,24)는 그의 밴드 갭이 상기 제 1 의 반도체층(22,23,24)의 잔여물과는 다른 반도체재료의 서브층을 포함하고, 상기 서브층은 상기 헤테로접합으로부터 떨어져 있는 반도체장치.
  21. 특허청구의 범위 제 20 항에 있어서, 상기 서브층의 밴드 갭은 상기 제 1 의 반도체층(22,23,24)의 잔여물과 적어도 0.03eV 만큼 차이가 있는 반도체장치.
  22. 특허청구의 범위 제 20 항에 있어서, 상기 서브층의 밴드 갭은 상기 제 1 의 반도체층(22,23,24)의 잔여물과 0.05~ 0.04eV 만큼 차이가 있는 반도체장치.
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