JPS59181719A - オフセツト補償回路 - Google Patents
オフセツト補償回路Info
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- JPS59181719A JPS59181719A JP5359583A JP5359583A JPS59181719A JP S59181719 A JPS59181719 A JP S59181719A JP 5359583 A JP5359583 A JP 5359583A JP 5359583 A JP5359583 A JP 5359583A JP S59181719 A JPS59181719 A JP S59181719A
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- JP
- Japan
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- output
- offset
- signal
- output signal
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、オフセット補償回路に関し、特にＡＤ変換器
を含む回路系において発生する直流オフセットヲＳＮ比
の劣化を生ずることなく補正することができるようにし
たオフセット補償回路に関する。
を含む回路系において発生する直流オフセットヲＳＮ比
の劣化を生ずることなく補正することができるようにし
たオフセット補償回路に関する。
（２）技術の背景
一般に、音声信号等のアナログ信号をデジタル信号に変
換するＡＤ変換器においてＤＡ変換器および比較器等を
用いた場合、該ＤＡ変換器によって生ずるオフセット電
圧が該ＡＤ変換器出力のデジタル信号にも発生する。ま
た、音声信号等をＡＤ変換器に入力する際にアクティブ
フィルタ特を用いた場合にはこのアクティブフィルタの
出力に発生するオフセラ）を圧が前記オフセット４′Ｌ
圧に加算さｎる。
換するＡＤ変換器においてＤＡ変換器および比較器等を
用いた場合、該ＤＡ変換器によって生ずるオフセット電
圧が該ＡＤ変換器出力のデジタル信号にも発生する。ま
た、音声信号等をＡＤ変換器に入力する際にアクティブ
フィルタ特を用いた場合にはこのアクティブフィルタの
出力に発生するオフセラ）を圧が前記オフセット４′Ｌ
圧に加算さｎる。
そして、このようなオフセット電圧は回路系のＳＮ比の
劣化につながるから、何らかの方法でこのよう々オフセ
ット電圧を補償する必要がある。
劣化につながるから、何らかの方法でこのよう々オフセ
ット電圧を補償する必要がある。
（３） 従来技術と問題点
第１図は、従来形のオフセット補償回路を偏えＡＤ変換
器を有する回路系の概略を示す。同図の回路は、ＡＤ変
換器１１積分器２、およびフィルタ３等によって構成さ
れる。フィルタ３は、入力アナログ信号ＩＮの所要帯域
成分のみを通過させてＡＤ変換器ｌに入力するものでオ
シ、積分器２はＡＤ変換器１からのデジタル出力信号０
［ＪＴのうち符号ビットのみを積分してオフセット補正
電圧ＶＣＭＰを発生するものである。フィルタ３は例え
ば演算増幅器等を用いたアクティブフィルタによって構
成され、該アクティブフィル゛りに用いられる演算増幅
器の入力端子に積分器２がらのオフセント補正電圧ＶＣ
ＭＰが印加され、出力デジタル信号ＯＵＴの符号の正負
の確率が等しくなるように回路系にフィードバックがか
けられる。したがって、第１図の構成によム出力デジタ
ル信号ＯＵＴのオフセットが自動的に補償される。
器を有する回路系の概略を示す。同図の回路は、ＡＤ変
換器１１積分器２、およびフィルタ３等によって構成さ
れる。フィルタ３は、入力アナログ信号ＩＮの所要帯域
成分のみを通過させてＡＤ変換器ｌに入力するものでオ
シ、積分器２はＡＤ変換器１からのデジタル出力信号０
［ＪＴのうち符号ビットのみを積分してオフセット補正
電圧ＶＣＭＰを発生するものである。フィルタ３は例え
ば演算増幅器等を用いたアクティブフィルタによって構
成され、該アクティブフィル゛りに用いられる演算増幅
器の入力端子に積分器２がらのオフセント補正電圧ＶＣ
ＭＰが印加され、出力デジタル信号ＯＵＴの符号の正負
の確率が等しくなるように回路系にフィードバックがか
けられる。したがって、第１図の構成によム出力デジタ
ル信号ＯＵＴのオフセットが自動的に補償される。
しかしながら、前記従来形においては、入力信号ＩＮが
無信号の場合にもデジタル出方信号ＯＵＴが正の最小値
と負の最小値との間で変化し雑音を発生するととがある
という不都合があった。
無信号の場合にもデジタル出方信号ＯＵＴが正の最小値
と負の最小値との間で変化し雑音を発生するととがある
という不都合があった。
（４）発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
Ｄ変換器を含む回路系に用いられるオフセット補償回路
において、出力デジタル信号として予め定められたコー
ドが出力された場合を除き該出力デジタル信号の符号ビ
ットの積分を行なうという構想に基き、無信号入力の場
合における出力デジタル信号の雑音を抑圧し、かつ的確
にオフセット電圧の補償が行外われるようにすることに
ある。
Ｄ変換器を含む回路系に用いられるオフセット補償回路
において、出力デジタル信号として予め定められたコー
ドが出力された場合を除き該出力デジタル信号の符号ビ
ットの積分を行なうという構想に基き、無信号入力の場
合における出力デジタル信号の雑音を抑圧し、かつ的確
にオフセット電圧の補償が行外われるようにすることに
ある。
（５）発明の構成
そしてこの目的は、本発明によれば、ＡＤ変換器を含む
回路系において発生づ−る直流オフセットを補償するオ
フセット補償回ｒｃ）であって、該オフセット補償回路
はＡＤ変換器出力の和合ビットを秋分する秋分手段、該
積分手段の出力をオフセット補正電圧として前記回路系
に印加するオフセット印加手段、および該ＡＤ変換器か
ら予め丸められたデジタルコードが出力され、たとき私
分糸止化号を該秋分手段に入力するコード抄出手段を具
（＋、ｉｊすることを特徴とするオフセット補償回路を
提供することによって達成される。
回路系において発生づ−る直流オフセットを補償するオ
フセット補償回ｒｃ）であって、該オフセット補償回路
はＡＤ変換器出力の和合ビットを秋分する秋分手段、該
積分手段の出力をオフセット補正電圧として前記回路系
に印加するオフセット印加手段、および該ＡＤ変換器か
ら予め丸められたデジタルコードが出力され、たとき私
分糸止化号を該秋分手段に入力するコード抄出手段を具
（＋、ｉｊすることを特徴とするオフセット補償回路を
提供することによって達成される。
（６）発明の実施例
以下、図面によシ本発明の詳細な説明する。
第２図は、ＡＤ変換器を含み、かつ本発明の１実施例に
係わるオフセット補償回路を俯えた回１？１糸の概略の
構成を示す。同図の回路は、ＡＤ変換器４、積分器５、
フィルタ６、およびコード検出回路７等によって構成さ
れる。」変換器４およびフィルタ６は例えば第１図に示
されるＡＤ変換器１およびフィルタ３と同じものが用い
らｎ、る。積分器５は、出力デジタル信号ＯＵＴの符号
ビットを積分しオフセント補正電圧ｖｃＭｆ、を発生す
るものであるが、コード検出回路７から秋分禁止信号５
ＩＮＩ□が印加された時には符号ビットの積分を行なわ
ないように動作する。
係わるオフセット補償回路を俯えた回１？１糸の概略の
構成を示す。同図の回路は、ＡＤ変換器４、積分器５、
フィルタ６、およびコード検出回路７等によって構成さ
れる。」変換器４およびフィルタ６は例えば第１図に示
されるＡＤ変換器１およびフィルタ３と同じものが用い
らｎ、る。積分器５は、出力デジタル信号ＯＵＴの符号
ビットを積分しオフセント補正電圧ｖｃＭｆ、を発生す
るものであるが、コード検出回路７から秋分禁止信号５
ＩＮＩ□が印加された時には符号ビットの積分を行なわ
ないように動作する。
第２図の回路においては、入力アナログ信号ＩＮの所定
の帯域成分のみがフィルタ６によシ取υ出さ７１．、Ａ
Ｄ変換器４に入力さ力てデジタル出力信号ＯＵＴに変換
される。
の帯域成分のみがフィルタ６によシ取υ出さ７１．、Ａ
Ｄ変換器４に入力さ力てデジタル出力信号ＯＵＴに変換
される。
そして、積分器５において該デジタル出力信号ＯＵＴの
符号ビットが積分されオフセット補正電圧ＶｏＭＰが作
成されフィルタ６において回路系に印加される。コード
検出回路７は、出力デジタル化号ＯＵＴが例えば＋０の
場合には分禁止信号ＳＸＮＭを発生し積分回路５におけ
る積分動作を禁止する。
符号ビットが積分されオフセット補正電圧ＶｏＭＰが作
成されフィルタ６において回路系に印加される。コード
検出回路７は、出力デジタル化号ＯＵＴが例えば＋０の
場合には分禁止信号ＳＸＮＭを発生し積分回路５におけ
る積分動作を禁止する。
したがって、入力信号ＩＮが無イム月の％４．合には、
出力信号ＯＵＴが＋０となるようにフィードツマ、グ制
御が行なわ、＋１、出力箱゛圧ＯＵＴリオフセット袖仁
］か行なわｎる。また、この場合、出力デジタル（７−
ｉ号ＯＵＴが＋０から変動しないから無用の雑干１成分
の発生が防止さ力、る。なお、フード検出回路７は、例
えは出力デジタル化号ＯＵＴが一〇の時に積分禁止信号
５１ＮＨｆ：発生ずるようにしてもよく、！、た検分器
５としてはデジタル型名・１、分ねあるいはアナログ型
租分暑３のいずれのものを使用することも可能である。
出力信号ＯＵＴが＋０となるようにフィードツマ、グ制
御が行なわ、＋１、出力箱゛圧ＯＵＴリオフセット袖仁
］か行なわｎる。また、この場合、出力デジタル（７−
ｉ号ＯＵＴが＋０から変動しないから無用の雑干１成分
の発生が防止さ力、る。なお、フード検出回路７は、例
えは出力デジタル化号ＯＵＴが一〇の時に積分禁止信号
５１ＮＨｆ：発生ずるようにしてもよく、！、た検分器
５としてはデジタル型名・１、分ねあるいはアナログ型
租分暑３のいずれのものを使用することも可能である。
ま３３図は、第２崗の回路をさらに具体的に示したもの
である。同図においてフリップフロップ８−１．８−２
．・・・、８−８およびナントゲート９はコード検出回
路を構成するものであシ、該コード検出回路の出力はア
ンドケ゛−ト１（ｌ介してアップダウンカウンタ１１の
クロ９．り入力端子ＧＫに入力される。アップダウンカ
ウンタ１１、オフｒ−）１２、フリップフロップ１３、
切換えスイッチ１４、アッテネータ１５ 、１８、スイ
ッチドキャ・ぞシタ１６、および積分器１７等は第２図
に示される積分器５を構成する。
である。同図においてフリップフロップ８−１．８−２
．・・・、８−８およびナントゲート９はコード検出回
路を構成するものであシ、該コード検出回路の出力はア
ンドケ゛−ト１（ｌ介してアップダウンカウンタ１１の
クロ９．り入力端子ＧＫに入力される。アップダウンカ
ウンタ１１、オフｒ−）１２、フリップフロップ１３、
切換えスイッチ１４、アッテネータ１５ 、１８、スイ
ッチドキャ・ぞシタ１６、および積分器１７等は第２図
に示される積分器５を構成する。
ε１３３図の回路においては、アナログ入力信号ＩＮの
所定帯域成分がフィルタ６によって取シ出されＡＤ変換
器４に入力さソ１てデジタル出力信号ＯＵＴが生成され
る。ＡＤ変換器４からのデジタル出力４６号は例えば符
号ビット（ＭＳＢ）からｅｉに直列的に出力され各７リ
ツプフロツプ８−１．８−２．・・・。
所定帯域成分がフィルタ６によって取シ出されＡＤ変換
器４に入力さソ１てデジタル出力信号ＯＵＴが生成され
る。ＡＤ変換器４からのデジタル出力４６号は例えば符
号ビット（ＭＳＢ）からｅｉに直列的に出力され各７リ
ツプフロツプ８−１．８−２．・・・。
８−８に格納される。なお、第３図においてはデジタル
出力信号が８ビツトの場合の回路が示されている。そし
て、ナンドダート９の谷入力にはフリップフロップ８−
１の肯定出力Ｑおよびフリツプフロツプ８−２．８−３
．・・・、８−８の各否定出力Ｑが接続さｎているため
、該ナントゲートの９の出力はデジタル出力信号ＯＵＴ
が”１０００００００”すなわち十〇の場合のみ低レベ
ルすなわち′０″″となシアンドグート１０を遮断して
クロックツぞルスＣＫがアップダウンカウンタ１１のク
ロック入力端子に印加されることを防止する。したがっ
て、出力デジタル信号ＯＵＴが前記コード″’１０００
００００ ”すなわち十〇以外の場合にはナントゲート
９の出力が高いレベルとなシアツブダウンカウンタ１１
のクロック入力端子にクロック／ｅルスＣＫが印加され
る。アップダウンカウンタ１１は、このクロック・ぐル
スＣＫを入力端子Ｕ／Ｄの値に応じてアップカウントま
たはダウンカウントする。入力端子Ｕ／Ｄにはフリップ
フロッグ８−１の出力Ｑすなわち出力デジタル信号ＯＵ
Ｔの符号ビットが入力されているから、アップダウンカ
ウンタ１１は符号ビットの積分を行なうことに々る。そ
して、例えば符号ビットが“１”すなわち出力デジタル
データＯＵＴが正の値の状態が所定数以上連続するとア
ップダウンカウンタ１１のオーバフロー出力端子ＯＦが
高いレベルに力る。これにより、スイッチ１４が作動さ
れてアッテネータ１５の入力が正電圧電源＋Ｖに接続さ
れ、スイッチドキャ・ぐシタ１６を用いた積分器が１反
動作しアッテネータ１５の出力電圧に応じた正の電荷を
積分器１７に注入する。したがって、該積分器１７の出
力は負方向に移行し、この負方向の電圧がアッテネータ
１８を介してオフセット補正電圧Ｖ。ＭＰ としてフィ
ルタ６に印加さｎる。なお、フィルタ６として演算増幅
器等を複数個用いたアクティブフィルタが使用されてい
る場合は、該オフセット補正電圧はこれらの演算増幅器
のうち例えば最終段のものの非反転入力端子に印加され
る。このような動作をぐシ返すことによシ、出力信号Ｏ
ＵＴのオフセット電圧の補償が行なわれる。なお、出力
デジタル信号ＯＵＴとして負極性の信号が多い場合はア
ップダウンカウンタ１１がアンダフローしアンダーフロ
ー出力端子ＵＦからの信号によシスイッチ１４が切や換
えられ、アッテネータ１５に負電圧電源−−Ｖが印加さ
れて同様のオフセット補償が行なわれる。また、アップ
ダウンカウンタ１１がオーバフローまたはアンダーフロ
ーした場合は、オーバフロー信号またはアンダーフロー
信号がオアゲート１２を介してフリップフロッグ１３の
データ入力端子りに印加さｎクロックノヂルスＣＫの次
のサイクルのタイミングでアップダウンカウンタ１１の
クリアが行なわれる。
出力信号が８ビツトの場合の回路が示されている。そし
て、ナンドダート９の谷入力にはフリップフロップ８−
１の肯定出力Ｑおよびフリツプフロツプ８−２．８−３
．・・・、８−８の各否定出力Ｑが接続さｎているため
、該ナントゲートの９の出力はデジタル出力信号ＯＵＴ
が”１０００００００”すなわち十〇の場合のみ低レベ
ルすなわち′０″″となシアンドグート１０を遮断して
クロックツぞルスＣＫがアップダウンカウンタ１１のク
ロック入力端子に印加されることを防止する。したがっ
て、出力デジタル信号ＯＵＴが前記コード″’１０００
００００ ”すなわち十〇以外の場合にはナントゲート
９の出力が高いレベルとなシアツブダウンカウンタ１１
のクロック入力端子にクロック／ｅルスＣＫが印加され
る。アップダウンカウンタ１１は、このクロック・ぐル
スＣＫを入力端子Ｕ／Ｄの値に応じてアップカウントま
たはダウンカウントする。入力端子Ｕ／Ｄにはフリップ
フロッグ８−１の出力Ｑすなわち出力デジタル信号ＯＵ
Ｔの符号ビットが入力されているから、アップダウンカ
ウンタ１１は符号ビットの積分を行なうことに々る。そ
して、例えば符号ビットが“１”すなわち出力デジタル
データＯＵＴが正の値の状態が所定数以上連続するとア
ップダウンカウンタ１１のオーバフロー出力端子ＯＦが
高いレベルに力る。これにより、スイッチ１４が作動さ
れてアッテネータ１５の入力が正電圧電源＋Ｖに接続さ
れ、スイッチドキャ・ぐシタ１６を用いた積分器が１反
動作しアッテネータ１５の出力電圧に応じた正の電荷を
積分器１７に注入する。したがって、該積分器１７の出
力は負方向に移行し、この負方向の電圧がアッテネータ
１８を介してオフセット補正電圧Ｖ。ＭＰ としてフィ
ルタ６に印加さｎる。なお、フィルタ６として演算増幅
器等を複数個用いたアクティブフィルタが使用されてい
る場合は、該オフセット補正電圧はこれらの演算増幅器
のうち例えば最終段のものの非反転入力端子に印加され
る。このような動作をぐシ返すことによシ、出力信号Ｏ
ＵＴのオフセット電圧の補償が行なわれる。なお、出力
デジタル信号ＯＵＴとして負極性の信号が多い場合はア
ップダウンカウンタ１１がアンダフローしアンダーフロ
ー出力端子ＵＦからの信号によシスイッチ１４が切や換
えられ、アッテネータ１５に負電圧電源−−Ｖが印加さ
れて同様のオフセット補償が行なわれる。また、アップ
ダウンカウンタ１１がオーバフローまたはアンダーフロ
ーした場合は、オーバフロー信号またはアンダーフロー
信号がオアゲート１２を介してフリップフロッグ１３の
データ入力端子りに印加さｎクロックノヂルスＣＫの次
のサイクルのタイミングでアップダウンカウンタ１１の
クリアが行なわれる。
このように、第３図の回路においては、デジタル出力信
号ＯＵＴの符号ビラトラ和分することによシオフセ、ト
袖償が行なわｎるが、該デジタル出力係号０［ＪＴが予
め定められ、た所定のコード、例えば’１００００００
０ ”すなわち十〇″′ｃある場合には符号ビットの積
分動作が禁止される。したがって、デジタル出力信号Ｏ
ＵＴは十〇のオフセッＩｔ圧（実際にはノイズ等の影響
により＋０と０との間の電圧）が発生するが、このよう
々オフセラ）％圧笹は極めて低レベルであシかつ一定値
であるから出力信号ＯＵＴのＳＮ比を劣化させることは
ない。壕だ、出力デジタル信号ＯＵＴが前記コードすな
わち＋０の場合には積分器による積分動作が狭止される
から出力デジタル信号ＯＵＴが従来形の場合のように不
必要に変動することが防止され、無用の雑音の発生が防
止される。なお、符号ビットの積分を禁止するコードと
しては、前述の＋ＯＫ限らす独々の値が可能であシ、例
えば−〇すなわち”ｏｏｏｏｏｏｏｏ ”であってもよ
いことは明らかである。壕だ、和分器としては第２図お
よび第３図に示したようなデジタル型のものに限らずア
ナログ型のものを使用することも可能である。
号ＯＵＴの符号ビラトラ和分することによシオフセ、ト
袖償が行なわｎるが、該デジタル出力係号０［ＪＴが予
め定められ、た所定のコード、例えば’１００００００
０ ”すなわち十〇″′ｃある場合には符号ビットの積
分動作が禁止される。したがって、デジタル出力信号Ｏ
ＵＴは十〇のオフセッＩｔ圧（実際にはノイズ等の影響
により＋０と０との間の電圧）が発生するが、このよう
々オフセラ）％圧笹は極めて低レベルであシかつ一定値
であるから出力信号ＯＵＴのＳＮ比を劣化させることは
ない。壕だ、出力デジタル信号ＯＵＴが前記コードすな
わち＋０の場合には積分器による積分動作が狭止される
から出力デジタル信号ＯＵＴが従来形の場合のように不
必要に変動することが防止され、無用の雑音の発生が防
止される。なお、符号ビットの積分を禁止するコードと
しては、前述の＋ＯＫ限らす独々の値が可能であシ、例
えば−〇すなわち”ｏｏｏｏｏｏｏｏ ”であってもよ
いことは明らかである。壕だ、和分器としては第２図お
よび第３図に示したようなデジタル型のものに限らずア
ナログ型のものを使用することも可能である。
（７）発明の効果
このように、本発明によれば、入力アナログ信号が熱信
号の場合に出力デジタル信号が正の最小値と負の最小値
との間で不必儀に変動することが防止さ：ｆｌ、ＡＤ変
換器を含む回路系のＳＮ比が改善されると共に、該回路
系のオフセット電圧の補償を的確に行なうことが可能に
なる。
号の場合に出力デジタル信号が正の最小値と負の最小値
との間で不必儀に変動することが防止さ：ｆｌ、ＡＤ変
換器を含む回路系のＳＮ比が改善されると共に、該回路
系のオフセット電圧の補償を的確に行なうことが可能に
なる。
第１図は従来形のオフセット補償回路を含む回路系の構
成を示すブロック回路図、第２図は本発明の１実施例に
係わるオフセット補償回路を具備する回路系の構成を示
す概略的ブロック回路図、そして第３図は第２図の回路
の詳細な構成を示すブロック回路図である。 １．４：ＡＤ変換器、２，５：積分器、３，６：フィル
り、７：コード検出回路、８−１．８−２゜・・・、８
−８，１３：フリップフロップ、９：ナンドｒ−）、１
０ ：アンドｒ−ト、１１ ：アッゾダウンカウンタ、
１２ニオアゲート、１４：切シ換えスイッチ、１５，１
８：アッテネータ、１６：スイツチドキヤノ４シタ、１
７二槓分回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
成を示すブロック回路図、第２図は本発明の１実施例に
係わるオフセット補償回路を具備する回路系の構成を示
す概略的ブロック回路図、そして第３図は第２図の回路
の詳細な構成を示すブロック回路図である。 １．４：ＡＤ変換器、２，５：積分器、３，６：フィル
り、７：コード検出回路、８−１．８−２゜・・・、８
−８，１３：フリップフロップ、９：ナンドｒ−）、１
０ ：アンドｒ−ト、１１ ：アッゾダウンカウンタ、
１２ニオアゲート、１４：切シ換えスイッチ、１５，１
８：アッテネータ、１６：スイツチドキヤノ４シタ、１
７二槓分回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １） 幸 男 弁理士 山 口 昭 之
Claims (1)
- ＡＤ変換器を含む回路系において発生する直流オフセッ
トを補償するオフセット補償回路であって、該オフセッ
ト補償回路はＡＤ変換器出力の符号ビットを積分する積
分手段、該積分手段の出力をオフセット補正電圧として
前記回路系に印加するオフセット印加手段、および該Ａ
Ｄ変換器から予め定めらｎたデジタルコードが出力さｎ
たとき積分禁止信号を該積分手段に入力するコード検出
手段を具備することを特徴とするオフセット補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5359583A JPS59181719A (ja) | 1983-03-31 | 1983-03-31 | オフセツト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5359583A JPS59181719A (ja) | 1983-03-31 | 1983-03-31 | オフセツト補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59181719A true JPS59181719A (ja) | 1984-10-16 |
Family
ID=12947227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5359583A Pending JPS59181719A (ja) | 1983-03-31 | 1983-03-31 | オフセツト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59181719A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253023A (ja) * | 1985-08-31 | 1987-03-07 | Sony Corp | Ａ／ｄ変換回路 |
| JPS62157423A (ja) * | 1985-12-19 | 1987-07-13 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 改良されたオ−トゼロ回路を持つパルス符号変調方法およびその装置 |
| JPS62289016A (ja) * | 1986-06-07 | 1987-12-15 | Sony Corp | オフセツト自動補正ａ／ｄ変換回路 |
| JPH0197634U (ja) * | 1987-08-31 | 1989-06-29 | ||
| JPH01317023A (ja) * | 1988-06-17 | 1989-12-21 | Nec Corp | 自動直線性調整回路 |
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| JPS5027346A (ja) * | 1973-04-11 | 1975-03-20 | ||
| JPS5685931A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Method and circuit for offset compensation |
-
1983
- 1983-03-31 JP JP5359583A patent/JPS59181719A/ja active Pending
Patent Citations (2)
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