JPS62289016A - オフセツト自動補正a/d変換回路 - Google Patents
オフセツト自動補正a/d変換回路Info
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- JPS62289016A JPS62289016A JP61132205A JP13220586A JPS62289016A JP S62289016 A JPS62289016 A JP S62289016A JP 61132205 A JP61132205 A JP 61132205A JP 13220586 A JP13220586 A JP 13220586A JP S62289016 A JPS62289016 A JP S62289016A
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- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000013139 quantization Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 238000005070 sampling Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
-
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
3、発明の詳細な説明
〔産業上の利用分野〕
本発明はオフセットエラーを自動補正する双極性(バイ
ポーラ)A/D変換回路に関する。
ポーラ)A/D変換回路に関する。
電圧出力中の特定コードを除いてその上下の出力コード
の生起確率が等しくなるように、補正電圧を入力アナロ
グ電圧に加算して、特定コードと対応のアナログ電圧の
特定レベルとの間のオフセットエラーが無くなるように
したA/D変換回路である。
の生起確率が等しくなるように、補正電圧を入力アナロ
グ電圧に加算して、特定コードと対応のアナログ電圧の
特定レベルとの間のオフセットエラーが無くなるように
したA/D変換回路である。
バイポーラ形(双極性)A/D変換器では、理論上は原
点対称の入出力特性を持っているが、実際にはディジタ
ル出力が零値C(1−−一−−−−−−−−−−−−−
−0)であるときの入力アナログ電圧がOVとならない
所謂オフセットエラーを有している。このオフセットエ
ラーを零にするために従来では、オフセットバイナリや
2′sコンブリメント等の2進符号のMSBつまり符号
ビットの0,1を積分してDC分を入力アナログ電圧に
帰還し、平均的にオフセットエラーが零になるようにし
ていた。
点対称の入出力特性を持っているが、実際にはディジタ
ル出力が零値C(1−−一−−−−−−−−−−−−−
−0)であるときの入力アナログ電圧がOVとならない
所謂オフセットエラーを有している。このオフセットエ
ラーを零にするために従来では、オフセットバイナリや
2′sコンブリメント等の2進符号のMSBつまり符号
ビットの0,1を積分してDC分を入力アナログ電圧に
帰還し、平均的にオフセットエラーが零になるようにし
ていた。
上述の方法は、変換器内のコンパレータや基準電圧値の
オフセットに起因するオフセットエラーを零に近ずける
には有効である。しかし量子化ステップ中に対応して生
じる1/2LSBのオフセットエラーを完全に零に追込
むのは困難である。
オフセットに起因するオフセットエラーを零に近ずける
には有効である。しかし量子化ステップ中に対応して生
じる1/2LSBのオフセットエラーを完全に零に追込
むのは困難である。
即ち、第8図Aの入出力グラフに示すように、入力電圧
と出力の量子化レベルとの対応が点線のように原点対称
に設定されていても、実際の特性は実線のように+1/
2LSB相当分だけ原点からオフセットしている。この
場合、入力電圧がOVのときの出力データは第8図Bの
ようにOと−1LSBとが交互に生じる。
と出力の量子化レベルとの対応が点線のように原点対称
に設定されていても、実際の特性は実線のように+1/
2LSB相当分だけ原点からオフセットしている。この
場合、入力電圧がOVのときの出力データは第8図Bの
ようにOと−1LSBとが交互に生じる。
つまりオフセットバイナリ、2′sコンブリメント等の
コードでは、値零のコードでも、符号ビットMSBが正
又は負になり、第8図(B)のように零値と負の1LS
B(又は正の1LSB)との生起確率が等しくなるよう
にDC帰還を行うことになり、1/2LSB相当のオフ
セットエラーが残る。
コードでは、値零のコードでも、符号ビットMSBが正
又は負になり、第8図(B)のように零値と負の1LS
B(又は正の1LSB)との生起確率が等しくなるよう
にDC帰還を行うことになり、1/2LSB相当のオフ
セットエラーが残る。
本発明はこの問題にかんがみ、オフセットエラーを完全
に除去することを目的とする。
に除去することを目的とする。
第1図は本発明のA/D変換回路のブロック図で、入力
電圧を加算器1を介してA/D変換器2に供給して出力
ディジタル信号を得るようにし、信号ディジタル値を帰
還回路3に供給してオフセット補正電圧を加算器1に帰
還する構成である。
電圧を加算器1を介してA/D変換器2に供給して出力
ディジタル信号を得るようにし、信号ディジタル値を帰
還回路3に供給してオフセット補正電圧を加算器1に帰
還する構成である。
必要があれば、ディザ発生部4からディザ信号(ノイズ
)を加算器1に与えて入力電圧に重畳させ、帰還による
オフセット補正系が安定に作動するようにする。但し、
入力電圧に残留ノイズが成る程度含まれている場合には
、ディザ信号の重畳は不要である。
)を加算器1に与えて入力電圧に重畳させ、帰還による
オフセット補正系が安定に作動するようにする。但し、
入力電圧に残留ノイズが成る程度含まれている場合には
、ディザ信号の重畳は不要である。
A/D変換器2は周知の種々の変換方式のものでよく、
必要に応じて、サンプルホールド回路、アンチェリアシ
ングフィルタ等を変換器2の内に含めてもよい。
必要に応じて、サンプルホールド回路、アンチェリアシ
ングフィルタ等を変換器2の内に含めてもよい。
帰還回路3は、ディジタル出力の2進符号中の正のコー
ドと負のコードとの生起確率が等しくなるように長時間
の正負の平均値を入力側加算器1に帰還し、結果的に平
均値が零になるように働く。
ドと負のコードとの生起確率が等しくなるように長時間
の正負の平均値を入力側加算器1に帰還し、結果的に平
均値が零になるように働く。
ここで長時間とは入力アナログ信号の最低周波数の周期
よりも充分長い時間とする。特徴点はディジタル出力の
正及び負のコードのみに着目して特定のコード、つまり
零コードを除外してオフセット補正を行う点にある。
よりも充分長い時間とする。特徴点はディジタル出力の
正及び負のコードのみに着目して特定のコード、つまり
零コードを除外してオフセット補正を行う点にある。
A/D変換器2の出力コードとして通常良く使用されて
いるオフセットバイナリ、2′Sコンブリメント(或い
はこれらの組合せ形)は、値零のコードを1個持ってい
る。従って第2図(A)の入出力グラフに示すように、
オフセット補正に関しては零値コードに対応する入力範
囲(斜線部)が不感帯になる。帰還回路3はこの不感帯
の両側の正及び負のコードの生起確率が等しくなるよう
に入力のDC分を調整する。従って入力レベルが完全に
零のとき、正及び負の出力コードが発生しないので、変
換特性S(点線)の原点位置は不感帯に対応する量子化
ステップの範囲内(±1/2LSB)で定まらないこと
になる。
いるオフセットバイナリ、2′Sコンブリメント(或い
はこれらの組合せ形)は、値零のコードを1個持ってい
る。従って第2図(A)の入出力グラフに示すように、
オフセット補正に関しては零値コードに対応する入力範
囲(斜線部)が不感帯になる。帰還回路3はこの不感帯
の両側の正及び負のコードの生起確率が等しくなるよう
に入力のDC分を調整する。従って入力レベルが完全に
零のとき、正及び負の出力コードが発生しないので、変
換特性S(点線)の原点位置は不感帯に対応する量子化
ステップの範囲内(±1/2LSB)で定まらないこと
になる。
不感帯を越える振巾の残留ノイズaが入力零のとき含ま
れていれば、零値以外のコード(+1LSB、−1LS
B)のコードが定常的に発生する。
れていれば、零値以外のコード(+1LSB、−1LS
B)のコードが定常的に発生する。
帰還回路3はこれらの零値以外のコードが均等に生起さ
れるように動作するので、第2図(A)のように変換特
性Sの原点が入力電圧の零レベルと合致した状B(オフ
セットエラー零)で系が安定する。このときディジタル
出力値は第2図(B)のように、+1LSB、O,〜1
LSBが交互に生じるパターンとなっている。+I L
SB=1と−1LSB−−1との長期平均は零で、もし
一対の値が増加すると、それを補正するようなりC分が
帰還回路3から加算器1に与えられる。
れるように動作するので、第2図(A)のように変換特
性Sの原点が入力電圧の零レベルと合致した状B(オフ
セットエラー零)で系が安定する。このときディジタル
出力値は第2図(B)のように、+1LSB、O,〜1
LSBが交互に生じるパターンとなっている。+I L
SB=1と−1LSB−−1との長期平均は零で、もし
一対の値が増加すると、それを補正するようなりC分が
帰還回路3から加算器1に与えられる。
入力アナログ信号に含まれる残留ノイズaが±1/2L
SB以下の場合には、第2図(A)のbに示すような例
えばガウス分布のディザノイズをディザ発生部3から与
えればよい。なお民生用又は業務用のオーディオやビデ
オ機器では、量子化レベルは8ビット(256レベル)
以上であり、扱う信号の残留ノイズは±1/2LSBよ
りも大きいと考えてよい。
SB以下の場合には、第2図(A)のbに示すような例
えばガウス分布のディザノイズをディザ発生部3から与
えればよい。なお民生用又は業務用のオーディオやビデ
オ機器では、量子化レベルは8ビット(256レベル)
以上であり、扱う信号の残留ノイズは±1/2LSBよ
りも大きいと考えてよい。
なお上記不感帯の代りにヒステリシス特性を与えてもよ
い。
い。
第3図は第1図の帰還回路3の一実施例を示し、帰還特
性に不感帯がある場合である。A/D変換器2の出力コ
ードとして例えば2′Sコンブリメントを考える。その
MSB (符号ビット)をインバータ6、抵抗7、スイ
ッチ8を介してオペアンプ9、帰還コンデンサ10から
成る積分器11に与える。積分出力はオペアンプ9の十
入力の基準電圧Eとの誤差出力の形で第1図の加算器1
にDCバイアスとして供給される。
性に不感帯がある場合である。A/D変換器2の出力コ
ードとして例えば2′Sコンブリメントを考える。その
MSB (符号ビット)をインバータ6、抵抗7、スイ
ッチ8を介してオペアンプ9、帰還コンデンサ10から
成る積分器11に与える。積分出力はオペアンプ9の十
入力の基準電圧Eとの誤差出力の形で第1図の加算器1
にDCバイアスとして供給される。
入力電圧が零のとき、MSBの“0゛ (正)と“1″
(負)の生起確率が等しければ、積分値はほぼ電源電
圧の1/2で基準電圧Eと等しく、従って誤差出力は零
である。このとき入力の零レベルと出力コードの零値と
が一致し、オフセットエラーは無い。例えばMSB=“
0” (正)が増加すると、誤差出力が低下してA/D
変換器2への入力電圧が下げられ、MSB−“1” (
負)が増えるようにループ制御が行われる。
(負)の生起確率が等しければ、積分値はほぼ電源電
圧の1/2で基準電圧Eと等しく、従って誤差出力は零
である。このとき入力の零レベルと出力コードの零値と
が一致し、オフセットエラーは無い。例えばMSB=“
0” (正)が増加すると、誤差出力が低下してA/D
変換器2への入力電圧が下げられ、MSB−“1” (
負)が増えるようにループ制御が行われる。
A/D変換器2のMSB以外の出力コードをNORゲー
ト12に与えて、出力コードのオール零を検出する。オ
ール零のときNORゲート12の出力が“1″となり、
このときスイッチ8が開かれる。つまり出力コードがオ
ール零のとき、そのMSB 10″)は積分入力となら
ない。従って第2図(A)のように±1/2LSB相当
の不感帯が生じる。
ト12に与えて、出力コードのオール零を検出する。オ
ール零のときNORゲート12の出力が“1″となり、
このときスイッチ8が開かれる。つまり出力コードがオ
ール零のとき、そのMSB 10″)は積分入力となら
ない。従って第2図(A)のように±1/2LSB相当
の不感帯が生じる。
入力電圧が実質零でも、この不感帯を越えるノイズが含
まれていれば、スイッチ8が開放状態に固定されること
は無く、出力コードが第2図(B)のように正、零、負
、零、正−−−−−一−−−−−−−−−−−−−とな
ってスイッチ8が交互に開、閉となる。これにより帰還
ループが作動状態となり、上述のように正及び負のコー
ドの生起確率が50%となるように入力へのバイアス量
が副部される。
まれていれば、スイッチ8が開放状態に固定されること
は無く、出力コードが第2図(B)のように正、零、負
、零、正−−−−−一−−−−−−−−−−−−−とな
ってスイッチ8が交互に開、閉となる。これにより帰還
ループが作動状態となり、上述のように正及び負のコー
ドの生起確率が50%となるように入力へのバイアス量
が副部される。
次に第4図は第1図の帰還回路3の別の実施例を示し、
帰還特性にヒステリシスを設けた場合である。A/D変
換器2出力コードは第3図と同様に2′Sコンブリメン
トで、MSB以下(23B〜LSB)に1″が含まれる
場合をORゲート13で検出してANDゲート14を開
く。MSBが交互に1″、aO″となれば、MSB−0
”がインバータ15で“1″に反転されてANDゲート
14からフリップフロップ16(FF16)の5入力に
与えられ、FF16がセットされる。
帰還特性にヒステリシスを設けた場合である。A/D変
換器2出力コードは第3図と同様に2′Sコンブリメン
トで、MSB以下(23B〜LSB)に1″が含まれる
場合をORゲート13で検出してANDゲート14を開
く。MSBが交互に1″、aO″となれば、MSB−0
”がインバータ15で“1″に反転されてANDゲート
14からフリップフロップ16(FF16)の5入力に
与えられ、FF16がセットされる。
MSB=”l”はFF16のに入力に直接与えられてこ
のFF16をリセットする。従ってFFl6のQ出力か
らMSBに応じて交互に“1”、“θ″となる信号が得
られる。この信号を第3図と同様にインバータ6、抵抗
7を通じて積分器11に与えることにより、入力電圧に
帰還すべき誤差出力が形成される。なおFF16のクロ
ック入力のfsはA/D変換器2のサンプリングクロッ
クである。
のFF16をリセットする。従ってFFl6のQ出力か
らMSBに応じて交互に“1”、“θ″となる信号が得
られる。この信号を第3図と同様にインバータ6、抵抗
7を通じて積分器11に与えることにより、入力電圧に
帰還すべき誤差出力が形成される。なおFF16のクロ
ック入力のfsはA/D変換器2のサンプリングクロッ
クである。
出力コードが零のとき、23B−LSBは“0″であり
、従ってORゲート13の出力が“0”となってAND
ゲート14が開かれるので、FFl6はMSB−“0″
でもセントされない。またFF16のに入力も“0”で
あるから、リセフトも生じない。
、従ってORゲート13の出力が“0”となってAND
ゲート14が開かれるので、FFl6はMSB−“0″
でもセントされない。またFF16のに入力も“0”で
あるから、リセフトも生じない。
つまり第4図の論理回路の真理値表は第5図のようにな
り、出力コードが正から零になったとき又は負から零に
なったときにはFF16の反転が生じることが無く、F
F16のQ出力は前の状態る保持される(Q−1)。そ
して零を越えて正に又は零を越えて負に変化したとき始
めて反転が行われる。従って積分入力は第6図のように
入力電圧に関しヒステリシス特性を持ち、入力の中±1
/2 L S Bに対応する出力コード零は正又は負の
コードとみなされる。出力コード零が正とみなされたと
きのD/A変換の入出力特性は第7図のAのように一1
/2LSBだけオフセットし、逆に出力コード零が負と
みなされたときの入出力特性はBのように+1/2LS
Bだけオフセットする。
り、出力コードが正から零になったとき又は負から零に
なったときにはFF16の反転が生じることが無く、F
F16のQ出力は前の状態る保持される(Q−1)。そ
して零を越えて正に又は零を越えて負に変化したとき始
めて反転が行われる。従って積分入力は第6図のように
入力電圧に関しヒステリシス特性を持ち、入力の中±1
/2 L S Bに対応する出力コード零は正又は負の
コードとみなされる。出力コード零が正とみなされたと
きのD/A変換の入出力特性は第7図のAのように一1
/2LSBだけオフセットし、逆に出力コード零が負と
みなされたときの入出力特性はBのように+1/2LS
Bだけオフセットする。
入力電圧が実質零のとき、第6凹±1/2LSBの入力
中を越えるノイズが含まれていれば、積分入力として“
1”、“0”が交互に生じ、積分による誤差帰還量が零
で、変換特性は第7図Cのように入力の零点と出力の零
値とが一致してオフセット零となる。オフセットエラー
が生じたとき、第6図のヒステリシス特性に基づいて“
1″の側又は“0”の側に片寄った積分が行われて、オ
フセット補正のDCバイアスが帰還回路3から入力に加
算される。
中を越えるノイズが含まれていれば、積分入力として“
1”、“0”が交互に生じ、積分による誤差帰還量が零
で、変換特性は第7図Cのように入力の零点と出力の零
値とが一致してオフセット零となる。オフセットエラー
が生じたとき、第6図のヒステリシス特性に基づいて“
1″の側又は“0”の側に片寄った積分が行われて、オ
フセット補正のDCバイアスが帰還回路3から入力に加
算される。
なお本発明は、入力電圧に既にDCオフセット分が含ま
れている場合(つまり正負非対称)に、このDCオフセ
ット分に追従させてD/A変換器の動1′!点を零点以
外の点に移動させ、これによってA/D変換器のグイナ
ミソクレンジを最大限有効に活用するような目的にも適
用できる。この場合には、アナログ入力のDCオフセッ
ト分に対応するD/A変換出力の成る特定のコードに着
目して、この点のコードを除いた上下のコードの生起確
率が等しくなるように帰還回路3を動作させる。
れている場合(つまり正負非対称)に、このDCオフセ
ット分に追従させてD/A変換器の動1′!点を零点以
外の点に移動させ、これによってA/D変換器のグイナ
ミソクレンジを最大限有効に活用するような目的にも適
用できる。この場合には、アナログ入力のDCオフセッ
ト分に対応するD/A変換出力の成る特定のコードに着
目して、この点のコードを除いた上下のコードの生起確
率が等しくなるように帰還回路3を動作させる。
特定のコードに対しては、第3図と同様に不感特性を与
えてもよく、或いは第4図と同様にヒステリシス特性を
与えてもよい。
えてもよく、或いは第4図と同様にヒステリシス特性を
与えてもよい。
本発明は上述の如く、特定のディジタル出力コードを除
いてその上下のコードの生起確率が等しくなるように補
正電圧を入力アナログ電圧に加える構成であるから、入
力アナログ電圧の特定レベルと出力ディジタル値の特定
コードとの間のオフセットエラーを無くして両者をほぼ
完全に一致させることができる。
いてその上下のコードの生起確率が等しくなるように補
正電圧を入力アナログ電圧に加える構成であるから、入
力アナログ電圧の特定レベルと出力ディジタル値の特定
コードとの間のオフセットエラーを無くして両者をほぼ
完全に一致させることができる。
第1図は本発明のオフセット自動補正A/D変換器路の
原理を示すブロック回路図、第2図Aは第1図の回路の
入出力の特性図、第2図Bは出力タイムチャート、第3
図は第1図の帰還回路の一実施例を示す回路図、第4図
は第1図の帰還回路の別の実施例を示す回路図、第5図
は第4図の回路の真理値表、第6図は第4図の論理回路
のヒステリシス特性を示すグラフ、第7図は第4図の帰
還回路を用いた場合のA/D変換特性図である。 第8図Aは従来のA/D変換回路のオフセットエラーを
示す入出力特性図、第8図Bはオフセットエラーが有る
ときの出力のタイムチャートである。 なお図面に用いた符号において、 1−−−−−−−−−−−−−一加算器2−−−−−・
−−−−−−−−A / D変換器3−一一−−−−−
−−−〜−帰還回路4−−−−−−・−・−−−−−−
一−ディザ発生部である。
原理を示すブロック回路図、第2図Aは第1図の回路の
入出力の特性図、第2図Bは出力タイムチャート、第3
図は第1図の帰還回路の一実施例を示す回路図、第4図
は第1図の帰還回路の別の実施例を示す回路図、第5図
は第4図の回路の真理値表、第6図は第4図の論理回路
のヒステリシス特性を示すグラフ、第7図は第4図の帰
還回路を用いた場合のA/D変換特性図である。 第8図Aは従来のA/D変換回路のオフセットエラーを
示す入出力特性図、第8図Bはオフセットエラーが有る
ときの出力のタイムチャートである。 なお図面に用いた符号において、 1−−−−−−−−−−−−−一加算器2−−−−−・
−−−−−−−−A / D変換器3−一一−−−−−
−−−〜−帰還回路4−−−−−−・−・−−−−−−
一−ディザ発生部である。
Claims (1)
- 【特許請求の範囲】 1、1LSB相当分を越える残留ノイズを含む入力アナ
ログ電圧を出力ディジタル値に変換するA/D変換器と
、 上記出力ディジタル値に基づき、その中の特定の出力コ
ードを除いた上下の出力コードの生起確率が等しくなる
ように補正電圧を入力アナログ電圧に加算する帰還回路
とを具備し、 入力アナログ電圧の特定レベルと、これに対応する出力
ディジタル値の上記特定出力コードとの間のオフセット
エラーを補正し得るようにしたオフセット自動補正A/
D変換回路。 2、上記特定レベルが入力アナログ電圧の零レベルであ
り、上記特定出力コードが零値コードであることを特徴
とする特許請求の範囲第1項に記載のオフセット自動補
正A/D変換回路。 3、上記帰還回路が、上記零値コードを除外して出力コ
ードのMSBを積分する積分器を備え、上記入力アナロ
グ電圧に積分出力を負帰還する構成であることを特徴と
する特許請求の範囲第2項に記載のオフセット自動補正
A/D変換回路。 4、上記帰還回路が、上記零値コードより1ビット上の
+1LSB及び1ビット下の−1LSBの各点において
遷移点を持つヒステリシス回路と、このヒステリシス回
路の出力を積分する積分器とを備え、上記入力アナログ
電圧に積分出力を負帰還する構成であることを特徴とす
る特許請求の範囲第2項に記載のオフセット自動補正A
/D変換回路。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61132205A JPH0758907B2 (ja) | 1986-06-07 | 1986-06-07 | オフセツト自動補正a/d変換回路 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013008683A1 (ja) * | 2011-07-14 | 2013-01-17 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子およびそれを用いた制御装置 |
JP2014045503A (ja) * | 2013-10-24 | 2014-03-13 | Hitachi Automotive Systems Ltd | 電流制御用半導体素子およびそれを用いた制御装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4965867A (en) * | 1987-08-20 | 1990-10-23 | Pioneer Electronic Corporation | Offset compensation circuit |
JP2924373B2 (ja) * | 1990-11-02 | 1999-07-26 | 日本電気株式会社 | A/d変換回路 |
US5523756A (en) * | 1994-01-18 | 1996-06-04 | The Grass Valley Group, Inc. | Analog-to-digital converter with offset reduction loop |
US5583934A (en) * | 1995-03-03 | 1996-12-10 | Advanced Micro Devices, Inc. | DC level control for an electronic telephone line card |
DE19514007C1 (de) * | 1995-04-13 | 1996-09-12 | Wandel & Goltermann | Verfahren zur Verbesserung des Klirrverhaltens von Analog-Digitalwandlern |
US5685149A (en) * | 1995-11-14 | 1997-11-11 | Tcam Technologies, Inc. | Proportionally controlled thermochemical mechanical actuator |
SE514770C2 (sv) * | 1999-05-25 | 2001-04-23 | Ericsson Telefon Ab L M | Förfarande och arrangemang för korrigering av offsetfel vid A/D-omvandling |
WO2001026260A1 (en) * | 1999-09-27 | 2001-04-12 | Parthus Technologies Plc | Method and apparatus for comparator tree structure for fast acquisition of offsets induced in a wireless receiver |
KR100333556B1 (ko) * | 1999-11-10 | 2002-04-22 | 윤종용 | 키폰시스템의 용량 증가에 따른 전원보상장치 |
US7242330B2 (en) * | 2003-12-17 | 2007-07-10 | Texas Instruments Incorporated | Dynamic compensation of analog-to-digital converter (ADC) offset errors using filtered PWM |
JP2010199799A (ja) * | 2009-02-24 | 2010-09-09 | Renesas Electronics Corp | アナログデジタル変換回路 |
JP5406145B2 (ja) * | 2010-08-31 | 2014-02-05 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子、およびそれを用いた制御装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5027346A (ja) * | 1973-04-11 | 1975-03-20 | ||
JPS5318373A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Drift compensation system of a/d conversion circuit |
JPS59181719A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | オフセツト補償回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1366812A (fr) * | 1963-05-06 | 1964-07-17 | Labo Cent Telecommunicat | Perfectionnements aux dispositifs de codage à réaction |
GB1113700A (en) * | 1966-11-22 | 1968-05-15 | Standard Telephones Cables Ltd | Encoders for electrical signals |
IT1017612B (it) * | 1974-05-15 | 1977-08-10 | Sits Soc It Telecom Siemens | Mono codecodificatore in particola re per sistemi telefonici a divisio ne di tempo |
US3953805A (en) * | 1974-11-07 | 1976-04-27 | Texas Instruments Incorporated | DC component suppression in zero CF IF systems |
US4186384A (en) * | 1975-06-24 | 1980-01-29 | Honeywell Inc. | Signal bias remover apparatus |
FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
JPS5952576B2 (ja) * | 1979-07-13 | 1984-12-20 | 株式会社東芝 | A/d変換器の安定化回路 |
US4602374A (en) * | 1984-02-27 | 1986-07-22 | Nippon Telegraph & Telephone Public Corporation | Multi-level decision circuit |
US4672359A (en) * | 1985-11-12 | 1987-06-09 | Trw Inc. | Superconducting analog-to-digital converter and digital magnetometer and related method for its use |
DE3667231D1 (de) * | 1986-02-07 | 1990-01-04 | Hottinger Messtechnik Baldwin | Verfahren und schaltungsanordnung zum umsetzen einer messspannung in einen digitalen wert. |
-
1986
- 1986-06-07 JP JP61132205A patent/JPH0758907B2/ja not_active Expired - Fee Related
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1987
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- 1987-06-05 DE DE3718937A patent/DE3718937C2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5027346A (ja) * | 1973-04-11 | 1975-03-20 | ||
JPS5318373A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Drift compensation system of a/d conversion circuit |
JPS59181719A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | オフセツト補償回路 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013008683A1 (ja) * | 2011-07-14 | 2013-01-17 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子およびそれを用いた制御装置 |
JP2013026634A (ja) * | 2011-07-14 | 2013-02-04 | Hitachi Automotive Systems Ltd | 電流制御用半導体素子およびそれを用いた制御装置 |
US9154033B2 (en) | 2011-07-14 | 2015-10-06 | Hitachi Automotive Systems, Ltd. | Current control semiconductor device and control device using the same |
JP2014045503A (ja) * | 2013-10-24 | 2014-03-13 | Hitachi Automotive Systems Ltd | 電流制御用半導体素子およびそれを用いた制御装置 |
Also Published As
Publication number | Publication date |
---|---|
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