JPS62207028A - デイジタル−アナログ変換装置 - Google Patents
デイジタル−アナログ変換装置Info
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- JPS62207028A JPS62207028A JP4970086A JP4970086A JPS62207028A JP S62207028 A JPS62207028 A JP S62207028A JP 4970086 A JP4970086 A JP 4970086A JP 4970086 A JP4970086 A JP 4970086A JP S62207028 A JPS62207028 A JP S62207028A
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔肱条上の利用分野〕
本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル情報信号を、ディザ((Bther)の加り
6と減3!を伴なってアナログ信号に変換するためのデ
ィジタル−アナログ(D/A )変換装置に関するもの
である。
ディジタル情報信号を、ディザ((Bther)の加り
6と減3!を伴なってアナログ信号に変換するためのデ
ィジタル−アナログ(D/A )変換装置に関するもの
である。
[従来の技術]
オーディオ信号のPCM記録及び再生において、童子化
雑音(童子化出力と入力標本値との走)が問題になる。
雑音(童子化出力と入力標本値との走)が問題になる。
特に入力信号レベルが低く量子化ステップ数が少ない場
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一櫓の歪(昼次尚調波)となる。1
だ、例え入力信号レベルが高くとも、極くゆっくり変化
する信号に対しては、量子化ステップが変化する毎に不
快な雑音が発生する。上述の如き間粗ヲ解決するために
、A/D変換時に、ディザと呼ばrLる白色性雑音ケア
ナログ入力化号に加えてディジタル信号に変換すること
、又はディザなアナログ入力信号に加算し、ディジタル
信号に変換した後に、ここからディザに対応するディジ
タルディザ信号を減算すること、又、D/AX換時にお
いて、ディジタル信号にディジタルディザ信号を加算し
てD/A変換すること、又はこのD/A変換後にディジ
タルディザ46号に対応するアナログディザ信号なり/
AX換出力出力減算することは既に知られている。
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一櫓の歪(昼次尚調波)となる。1
だ、例え入力信号レベルが高くとも、極くゆっくり変化
する信号に対しては、量子化ステップが変化する毎に不
快な雑音が発生する。上述の如き間粗ヲ解決するために
、A/D変換時に、ディザと呼ばrLる白色性雑音ケア
ナログ入力化号に加えてディジタル信号に変換すること
、又はディザなアナログ入力信号に加算し、ディジタル
信号に変換した後に、ここからディザに対応するディジ
タルディザ信号を減算すること、又、D/AX換時にお
いて、ディジタル信号にディジタルディザ信号を加算し
てD/A変換すること、又はこのD/A変換後にディジ
タルディザ46号に対応するアナログディザ信号なり/
AX換出力出力減算することは既に知られている。
ところで、ディジタル情報係号(データ)にディジタル
ディサを加算すると、この加算値がD/A変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
+ディザ信号の最大桁に適合する加算器及びD/A’R
換器?用意すnば、問題が生じないが、加算器及びA/
D変換器のコストが高くなる。−万、加算器及びD/A
変換器の入力ビット数(入力第大桁)を一定値(例えば
16ビツト)にi++ IsMすfLば、データのレベ
ル馨ディザ加算時に加算器がオーバーフローしない範囲
に制限しなければならず、必然的にD/A変換のダイナ
ミックレンジが狭くなる。
ディサを加算すると、この加算値がD/A変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
+ディザ信号の最大桁に適合する加算器及びD/A’R
換器?用意すnば、問題が生じないが、加算器及びA/
D変換器のコストが高くなる。−万、加算器及びD/A
変換器の入力ビット数(入力第大桁)を一定値(例えば
16ビツト)にi++ IsMすfLば、データのレベ
ル馨ディザ加算時に加算器がオーバーフローしない範囲
に制限しなければならず、必然的にD/A変換のダイナ
ミックレンジが狭くなる。
上述の如き問題を解決するために、本件出願人は、%願
昭60−15066号で入力データのレベルが高い時に
ディザの加算ヲ停止する方法を提案した。この方法によ
1ば、データとディザとの加′JI#値が所定ビット数
以上になることが阻止チnる。しかし、阻止している期
間にディザ加算の効果y!−得ることができない。
昭60−15066号で入力データのレベルが高い時に
ディザの加算ヲ停止する方法を提案した。この方法によ
1ば、データとディザとの加′JI#値が所定ビット数
以上になることが阻止チnる。しかし、阻止している期
間にディザ加算の効果y!−得ることができない。
そこで、本発明の目的は、ディジタル情報信号のレベル
が高い時にもディザ加算の効果ケ得ることができるディ
ジタル−アナログ変換方法を提供することにある。
が高い時にもディザ加算の効果ケ得ることができるディ
ジタル−アナログ変換方法を提供することにある。
上記問題点を解決し、上Hピ目的を連成するための本発
明のディジタル−アナログ変換装置は、Nビットのディ
ジタル情報信号入力回路と、N1ビット(M≦N)のデ
ィジタルディザ発生器と、情報信号とディザとを常に加
算する加算器と、情特信号とティザとを加3!値が、へ
桁を越えたか否かを補数回路と、2の補数とディザとを
選択する選択回路と、単−又は複数のD/Ai換器で加
算器の出力と選択回路の出力とをアナログ信号に変換す
るディジタル−アナログ変換回路と、アナログのディザ
信号が2の補数に対応する時にこの極性を反転させる選
択的極性反転回路と、ディジタル−アナログ変換回路か
ら得ら九るアナログの加算信号から選択的極性反転回路
から得らrするアナログのディザ信号を詠算する回路と
?肩する。
明のディジタル−アナログ変換装置は、Nビットのディ
ジタル情報信号入力回路と、N1ビット(M≦N)のデ
ィジタルディザ発生器と、情報信号とディザとを常に加
算する加算器と、情特信号とティザとを加3!値が、へ
桁を越えたか否かを補数回路と、2の補数とディザとを
選択する選択回路と、単−又は複数のD/Ai換器で加
算器の出力と選択回路の出力とをアナログ信号に変換す
るディジタル−アナログ変換回路と、アナログのディザ
信号が2の補数に対応する時にこの極性を反転させる選
択的極性反転回路と、ディジタル−アナログ変換回路か
ら得ら九るアナログの加算信号から選択的極性反転回路
から得らrするアナログのディザ信号を詠算する回路と
?肩する。
[作 用]
上記発明では加算器が情報信号とディザとを信号レベル
の変動に無関係に加算する。この結果、加算器がオーバ
ーフローするか、父はD/AK換回路の計容入力桁数よ
りも大きな桁の信号になるおそILがある。しかし、デ
ィザの2の補数を使用検出さnると、原ディザの2の補
数が減算用ディザ信号として使用さnる。ディジタルの
2の補数を求め、こfLヲアナログ信号に変換し、2の
補数に対応するアナログのディサ信号の極性ケ反転して
*>−[J路に送ると、結局アナログの情報+ディザ信
号にアナログのディザを加算することになり、元のディ
ジタル情報信号に対応するアナログ信号が得らILる。
の変動に無関係に加算する。この結果、加算器がオーバ
ーフローするか、父はD/AK換回路の計容入力桁数よ
りも大きな桁の信号になるおそILがある。しかし、デ
ィザの2の補数を使用検出さnると、原ディザの2の補
数が減算用ディザ信号として使用さnる。ディジタルの
2の補数を求め、こfLヲアナログ信号に変換し、2の
補数に対応するアナログのディサ信号の極性ケ反転して
*>−[J路に送ると、結局アナログの情報+ディザ信
号にアナログのディザを加算することになり、元のディ
ジタル情報信号に対応するアナログ信号が得らILる。
〔第1の実施例〕
次に、本発明の第1の実施例を説明する。
第1図に示す第1の実施例に係わるディジタル情報信号
(以下データと呼ぶ)を並列形式で入力妊ゼる入力回路
(1)を鳴し、こnが16ビツトのディジタル加算器(
2)に接続さnている。この入力回路(1)からは、例
えば、88.2kHzのサンプリング繰返し周波数でデ
ータが供給される。
(以下データと呼ぶ)を並列形式で入力妊ゼる入力回路
(1)を鳴し、こnが16ビツトのディジタル加算器(
2)に接続さnている。この入力回路(1)からは、例
えば、88.2kHzのサンプリング繰返し周波数でデ
ータが供給される。
(3)は16ビツトのディジタルディザ発生器であり、
88.2 kHzの繰返し周波数で実質的にランダムに
16ビツトのディジタル係号を発生するM系ダリ(Ma
ximal −length Pu1se 5eque
nces )擬似ランダムパルス発生回路から成る。こ
のディジタルティザはアナログの白色性雑音をディジタ
ル信号に変換したものと実質的に同じで、F)す、デー
タに同期して送出さnる。
88.2 kHzの繰返し周波数で実質的にランダムに
16ビツトのディジタル係号を発生するM系ダリ(Ma
ximal −length Pu1se 5eque
nces )擬似ランダムパルス発生回路から成る。こ
のディジタルティザはアナログの白色性雑音をディジタ
ル信号に変換したものと実質的に同じで、F)す、デー
タに同期して送出さnる。
データ入力回路(11とディザ発生器(3)とに接続さ
れた16ビツトの加算器(2)は、16ビツトの2進デ
ータと16ビツトの2進デイザと馨加算する回路であり
、オーバーフローを示す出力端子(2a)を有する。
れた16ビツトの加算器(2)は、16ビツトの2進デ
ータと16ビツトの2進デイザと馨加算する回路であり
、オーバーフローを示す出力端子(2a)を有する。
この出力端子(2a)に接続さnた加算値Vベル検出ラ
イン(4)は、加算値の桁数がN=16Y超えるとき即
ちオーバーフローした時に例えば高レベルになり、加算
値の桁数かへ=16以下の時即ちオーバーフローしない
時に低レベルに保たnる。
イン(4)は、加算値の桁数がN=16Y超えるとき即
ちオーバーフローした時に例えば高レベルになり、加算
値の桁数かへ=16以下の時即ちオーバーフローしない
時に低レベルに保たnる。
ディザ発生器(3)に接続さnた2の補数回路(5)は
、16ビツトのディザの2の補数に発生する回路である
。
、16ビツトのディザの2の補数に発生する回路である
。
2の補数回路(5)とディザ発生器(3)と加算値レベ
ル補出ライン(4)に接続さfした選択回路(6)は、
マルチフレフサから成り、加算値レベル検出ライン(4
)から得られるオーバーフロー馨示す高レベル信号に応
答して2の補数(負ディザ)を選択し、オーバーフロー
していないことを示す低レベル信号に応答してディザ(
正ディザ)?!−選択する。
ル補出ライン(4)に接続さfした選択回路(6)は、
マルチフレフサから成り、加算値レベル検出ライン(4
)から得られるオーバーフロー馨示す高レベル信号に応
答して2の補数(負ディザ)を選択し、オーバーフロー
していないことを示す低レベル信号に応答してディザ(
正ディザ)?!−選択する。
加算器(2)の出力と選択回路(6)の出力とをアナロ
グ信号に変換するディジタル−アナログ変換回路(7)
は、この実施例では、加算器(2)に接続さγした第1
のD/A変換器(8)と、選択回路(6)に接続さnた
第2のD/Af換器(9)とから成り、夫々の出力を独
立にD/A変換する。
グ信号に変換するディジタル−アナログ変換回路(7)
は、この実施例では、加算器(2)に接続さγした第1
のD/A変換器(8)と、選択回路(6)に接続さnた
第2のD/Af換器(9)とから成り、夫々の出力を独
立にD/A変換する。
σOIは選択的極性反転回路であり、切換スイッチ・α
υと演算増幅器(121とから成る。切換スイッチaυ
はD/A変換器(9)に接続さn、加算値レベル検出ラ
イン(4)がオーバーフローを示していない時忙は、接
点aがオンになり、選択回路(6)で選択さnたディザ
罠対応するアナログ信号を演算増幅器0zの非反転入力
端子に供給し、加算値レベル検出ライン(4)がオーバ
ーフローを示している時には、これ(IC応答して接点
すがオンになり、選択回路(6)で選択した2の補数に
対応するアナログ信号が演算冷幅器(120反転入力端
子に供給さnる。演算増幅器(121は接点aがオンの
時にアナログのディザ信号をその1逢出力し、埃点すが
オンの時に2の補数に対応するアナログのディザ化+4
Fを極性反転して出力する。
υと演算増幅器(121とから成る。切換スイッチaυ
はD/A変換器(9)に接続さn、加算値レベル検出ラ
イン(4)がオーバーフローを示していない時忙は、接
点aがオンになり、選択回路(6)で選択さnたディザ
罠対応するアナログ信号を演算増幅器0zの非反転入力
端子に供給し、加算値レベル検出ライン(4)がオーバ
ーフローを示している時には、これ(IC応答して接点
すがオンになり、選択回路(6)で選択した2の補数に
対応するアナログ信号が演算冷幅器(120反転入力端
子に供給さnる。演算増幅器(121は接点aがオンの
時にアナログのディザ信号をその1逢出力し、埃点すが
オンの時に2の補数に対応するアナログのディザ化+4
Fを極性反転して出力する。
非反転入力端子に第1のD/’A変換器(8)が楢続さ
rL、反転入力端子に演算増幅器αシが接続てnた減算
回路Q31は、演算増幅器から成り、両入力の差の出力
を出力端子Q41に送出する。選択的極性反転回路Qt
Jにおいて接点aがオンの時には第2のD/A変換器(
9)の出力が第1のD/A変換器(7)の出力から減算
j fLるが、シ点すがオンの時には第2のD/A変換
器(9)の出力が第1のD/A変換器(8)の出力に加
算さnる。
rL、反転入力端子に演算増幅器αシが接続てnた減算
回路Q31は、演算増幅器から成り、両入力の差の出力
を出力端子Q41に送出する。選択的極性反転回路Qt
Jにおいて接点aがオンの時には第2のD/A変換器(
9)の出力が第1のD/A変換器(7)の出力から減算
j fLるが、シ点すがオンの時には第2のD/A変換
器(9)の出力が第1のD/A変換器(8)の出力に加
算さnる。
第2図は2の補数回路(5)を示す。この2の補数回路
(5)は、ティザ発生器(3)に接続さnた16ビツト
の入力ラインa1.・・・・ass + a16に有す
る。この入力ライン31〜81s K接続されたきl
OT回路bl+・・・・b15 l b+6は、ディザ
の惨性反転信号を形成し、加算器Cに送る。加算器Cは
極性反転ディザの最下位ビットに1を加算した負ディザ
乞出力する。
(5)は、ティザ発生器(3)に接続さnた16ビツト
の入力ラインa1.・・・・ass + a16に有す
る。この入力ライン31〜81s K接続されたきl
OT回路bl+・・・・b15 l b+6は、ディザ
の惨性反転信号を形成し、加算器Cに送る。加算器Cは
極性反転ディザの最下位ビットに1を加算した負ディザ
乞出力する。
例えば、ディサ発生器(3)から出力さnるディザが[
1101110010110111〕であるとすt″L
ば、この2の補数信号はC001,OOO110100
1001:]である。
1101110010110111〕であるとすt″L
ば、この2の補数信号はC001,OOO110100
1001:]である。
第1図の装置において、入力回路(1)から比較的低い
レベルのデータAHとして例えば、[00111001
010110111が出力し、ディザ発生器(3)から
も比較的低いレベルのディザB!として例えば、 [01(MIOIIIOIIOIO(1が出力すれば、
こ九等が加算器(2)で次の様に加算され、A4 +B
l = CIの加3I@号が得らnる。
レベルのデータAHとして例えば、[00111001
010110111が出力し、ディザ発生器(3)から
も比較的低いレベルのディザB!として例えば、 [01(MIOIIIOIIOIO(1が出力すれば、
こ九等が加算器(2)で次の様に加算され、A4 +B
l = CIの加3I@号が得らnる。
従って、加算信号A1+B2が16桁以上にならず、加
算器(2)がオーバーフローせず、加算値レベル検出ラ
イン(4)が低レベルに保たれる。このため、選択回路
(6)はディザ発生器(3)から得られるディザB。
算器(2)がオーバーフローせず、加算値レベル検出ラ
イン(4)が低レベルに保たれる。このため、選択回路
(6)はディザ発生器(3)から得られるディザB。
即ち、
[01011011101101001を選択する。加
算信号A、+B、は第1のD/A変換器(8)でアナロ
グ加14+!号A’l + B;に変換され、ディサB
1は第2のD/A変換器(9)でアナログディザB1に
変換さnる。アナログディザB1は接点aを通って極性
反転されずに減算回路α東に送らtしる。従って、減算
回路α&では(A’+ + B’+ ) B!の演算
が行ゎn、データA!に対応するアナログデータA;が
得らnる。
算信号A、+B、は第1のD/A変換器(8)でアナロ
グ加14+!号A’l + B;に変換され、ディサB
1は第2のD/A変換器(9)でアナログディザB1に
変換さnる。アナログディザB1は接点aを通って極性
反転されずに減算回路α東に送らtしる。従って、減算
回路α&では(A’+ + B’+ ) B!の演算
が行ゎn、データA!に対応するアナログデータA;が
得らnる。
一方、入力回路(1)から比較的高いレベルのデータA
2として例えば [11100011101110111が出力し、ディ
ザ発生回路(3)からも比較的高いレベルのディザB2
として [1101110010110111〕が出力すれば、
こ九等の加算値A’2+B’2は次のようになる。
2として例えば [11100011101110111が出力し、ディ
ザ発生回路(3)からも比較的高いレベルのディザB2
として [1101110010110111〕が出力すれば、
こ九等の加算値A’2+B’2は次のようになる。
+ 11011100101101111.110
0000001110010加算器(21Fi上紀のA
′2十B−の演算を実行するが、16ビツトの加算能力
しか有さないので、16桁を越えた17桁の論理 1
を出力することができない。従って、第1のD/A変換
器(8)には第16桁までの加算値が送らnる。
0000001110010加算器(21Fi上紀のA
′2十B−の演算を実行するが、16ビツトの加算能力
しか有さないので、16桁を越えた17桁の論理 1
を出力することができない。従って、第1のD/A変換
器(8)には第16桁までの加算値が送らnる。
加算器(2)がAt+B2を演算すると、オーバーフロ
ーするので、出力端子(2a)が高レベルになり、選択
回路(6)が2゛の補数を選択し、同時に切換スイッチ
aυは接点bK投人さnる。このため、第2のD/A変
換器(9)は、ディザB2の2の補数信号D2である 〔 00100011010010011iD/A変換
し、アナログのディザ信号D′2を出力する。2の補数
信号D2に対応するアナログディザD’2 Fi演算増
幅器σ2で極性反転され、−DJとなる。
ーするので、出力端子(2a)が高レベルになり、選択
回路(6)が2゛の補数を選択し、同時に切換スイッチ
aυは接点bK投人さnる。このため、第2のD/A変
換器(9)は、ディザB2の2の補数信号D2である 〔 00100011010010011iD/A変換
し、アナログのディザ信号D′2を出力する。2の補数
信号D2に対応するアナログディザD’2 Fi演算増
幅器σ2で極性反転され、−DJとなる。
第1のD/A変換器(8)は加算器(2)から得らnる
A2 + 82の16ビツト値に対応するアナログ加算
信号C:を出力する。減算回路0Jはアナログ加算信号
c′!から−D′7を減算する。即ちC′?(D2)
を演算する。今、理解を容易にするために、アナログ
値をディジタル表示して上記のC’z−(−D;) =
C;十D;の演nを行うと次の様になる。
A2 + 82の16ビツト値に対応するアナログ加算
信号C:を出力する。減算回路0Jはアナログ加算信号
c′!から−D′7を減算する。即ちC′?(D2)
を演算する。今、理解を容易にするために、アナログ
値をディジタル表示して上記のC’z−(−D;) =
C;十D;の演nを行うと次の様になる。
1、 1 0 0 0 0 0 0 0 1 1. 1
0 0 L 0この演算結果の値はデータA2と
同一である。従って、加算器(2)がオーバーフローし
たにも拘らず、元のデータA2に対応するアナログ信号
を得ることができる。この結果、16ビツトのデータが
高いレベルを有する場合であっても、16ビツトの加算
器(2)及びD/A変換器(8)ヲ使用してディザの加
算及び秋其の効果を得ることができる。
0 0 L 0この演算結果の値はデータA2と
同一である。従って、加算器(2)がオーバーフローし
たにも拘らず、元のデータA2に対応するアナログ信号
を得ることができる。この結果、16ビツトのデータが
高いレベルを有する場合であっても、16ビツトの加算
器(2)及びD/A変換器(8)ヲ使用してディザの加
算及び秋其の効果を得ることができる。
〔第2の実施例〕
次に、第3図に示す本発明の第2の実施例のD/Aff
換装置を脱装置る。但し、第1図と共通する部分には同
一の符号を付してその説明を省略する。この実施例では
、選択回路(6)の出力を独立のD/A変換器でアナロ
グ信号に変換せず、加算信号用のD/A変換器(8)を
使用してアナログ信号に変換している。このため、時分
割式ディジタル−アナログ変換回路(7a)の中に多重
化回路05)が設けられ、ここに加算器(2)と選択回
路(61とが接続さnている。多重化回路a9け2つの
入力を時分割多重し、この出力に接続さnたD/A変換
器(8)に送る。
換装置を脱装置る。但し、第1図と共通する部分には同
一の符号を付してその説明を省略する。この実施例では
、選択回路(6)の出力を独立のD/A変換器でアナロ
グ信号に変換せず、加算信号用のD/A変換器(8)を
使用してアナログ信号に変換している。このため、時分
割式ディジタル−アナログ変換回路(7a)の中に多重
化回路05)が設けられ、ここに加算器(2)と選択回
路(61とが接続さnている。多重化回路a9け2つの
入力を時分割多重し、この出力に接続さnたD/A変換
器(8)に送る。
D/A変換器(8)にはサンプル・ホールド回路06)
が接続さIL、選択回路(6)の出力に対応するアナロ
グ信号が切換スイッチaυに送られる。
が接続さIL、選択回路(6)の出力に対応するアナロ
グ信号が切換スイッチaυに送られる。
減算回路03Iの出力に接続されたサンプリングゲート
an?i、減算回路0りの出力からデータに対応するア
ナログ信号を抽出するものである。サンプリフf’!’
−トα力の出力に接続されたローパスフィルタa印ハ、
サンプリングゲートαDから得らnる間欠的なアナログ
信号を補間して完全な信号にするものである。
an?i、減算回路0りの出力からデータに対応するア
ナログ信号を抽出するものである。サンプリフf’!’
−トα力の出力に接続されたローパスフィルタa印ハ、
サンプリングゲートαDから得らnる間欠的なアナログ
信号を補間して完全な信号にするものである。
次に、第3図の各部の状態を原理的に示す第4図を参照
して動作を説明する。2の補数を使用する効果は、第1
の実施例の場合と同一であるので、その説明を省略し、
時分割多重によるD/A変換方法のみを説明する。今、
入力回路(1)から出力さnるテイジタルデータを第4
図囚に示す如(X。
して動作を説明する。2の補数を使用する効果は、第1
の実施例の場合と同一であるので、その説明を省略し、
時分割多重によるD/A変換方法のみを説明する。今、
入力回路(1)から出力さnるテイジタルデータを第4
図囚に示す如(X。
ディサ発生器(3)及び選択回路(6)から出力さnる
ディジタルディザを第4図CB)に示す如くYとすれば
、加算器(2)から第4図(C)に示す加算信号X十Y
が得らnる。なお、この例では、データXはステレオ信
号の右チャネルのデータであり、lサンブリング周期′
rを第1の期間Ll′、と第2の期間T2に分割した第
2の期間′1゛2に配置さnている。第1の期間T1は
左チャネルのデータに使用されている。
ディジタルディザを第4図CB)に示す如くYとすれば
、加算器(2)から第4図(C)に示す加算信号X十Y
が得らnる。なお、この例では、データXはステレオ信
号の右チャネルのデータであり、lサンブリング周期′
rを第1の期間Ll′、と第2の期間T2に分割した第
2の期間′1゛2に配置さnている。第1の期間T1は
左チャネルのデータに使用されている。
多重化回路a9は、第4図[F]に示す如< to〜t
3までの第1の期間T1にテイサYv配置し、t3〜t
6の第2の期間T2にデータ+ディザ信号(X+Y )
を配置する。こtしと同時に左右チャネルのデータが分
離でILる。
3までの第1の期間T1にテイサYv配置し、t3〜t
6の第2の期間T2にデータ+ディザ信号(X+Y )
を配置する。こtしと同時に左右チャネルのデータが分
離でILる。
IJ/A変換器(8)は第4図りのディジタル多重化信
号Y+(X+Y )を第4図(ト)罠示すアナログ多重
化信号y’−zx+y’)に変換する。
号Y+(X+Y )を第4図(ト)罠示すアナログ多重
化信号y’−zx+y’)に変換する。
サンプルホールド回路OUは、D/Ai換器(8)の出
力を第4図■のt、zt2タイミングで抽出する。
力を第4図■のt、zt2タイミングで抽出する。
このt1〜t2の期間は、D/A変換器(8)がアナロ
グディサ信号Y′を出力する時間T+ (tnz ts
)中であるので、サンプルホールド回路α61は、アナ
ログディザY′?抽出し、第4図の)K示す如くこn’
klサン7リング周期(1+〜tr) k保持して出力
し、t7で新しいアナログディザY′をサンプルホール
ドする。
グディサ信号Y′を出力する時間T+ (tnz ts
)中であるので、サンプルホールド回路α61は、アナ
ログディザY′?抽出し、第4図の)K示す如くこn’
klサン7リング周期(1+〜tr) k保持して出力
し、t7で新しいアナログディザY′をサンプルホール
ドする。
#に回路(131においては、この一方の入力である第
4図四に示すアナログのデータ+ディザ信号(他方の入
力であるアナログディザY′が減算さnる。
4図四に示すアナログのデータ+ディザ信号(他方の入
力であるアナログディザY′が減算さnる。
従って、第4図のt3〜t6期間には、(X’+Y’)
−Y’=X’の出力が得らnる。D/A変換器(8)が
オフセット電圧VoV有していたとしても、(X’+Y
’+Vo ) (Y’+ Vo ) = X’となる
ので、減算回路(+31の出力段のアナログデータXの
中にはオフセット電圧が含1 fLない。
−Y’=X’の出力が得らnる。D/A変換器(8)が
オフセット電圧VoV有していたとしても、(X’+Y
’+Vo ) (Y’+ Vo ) = X’となる
ので、減算回路(+31の出力段のアナログデータXの
中にはオフセット電圧が含1 fLない。
減算回路Q31の出力の中には必要なアナログデータX
′以外の不要な信号も含まnでいる。このため、サンプ
リングゲート回路a力によって、第4図(G)に示す如
<t4〜t5のタイミングでアナログデータX′の抽出
が行われる。この抽出を、 t3〜t6内のt4〜t5
にすることにより、t3〜t6の両端近傍に含1れるグ
リッチ(gl+tch ) k除いた出力を得ることが
出来る。
′以外の不要な信号も含まnでいる。このため、サンプ
リングゲート回路a力によって、第4図(G)に示す如
<t4〜t5のタイミングでアナログデータX′の抽出
が行われる。この抽出を、 t3〜t6内のt4〜t5
にすることにより、t3〜t6の両端近傍に含1れるグ
リッチ(gl+tch ) k除いた出力を得ることが
出来る。
第4図向の間欠的信号はローパスフィルタ(181を通
ることにより補間さn、出力端子から完全なアナログ情
報信号が出力する。
ることにより補間さn、出力端子から完全なアナログ情
報信号が出力する。
本発明は上述の実施例に限定されるものでなく、例えば
、次の変形例が可能なものである。
、次の変形例が可能なものである。
ia+ 第1図において、多重化回路(6) w 7
JD算器(2)の出力側に設けずに、加算器(2)の入
力側にゲート回路を設け、このゲート回路によってデー
タXを抽出し、空き時間を設けてデータXを加算器(2
)に入力嘔セ、こflにディザYi加算することによっ
てX+Y信号とYとの時分割多l化色号を形成してもよ
い。
JD算器(2)の出力側に設けずに、加算器(2)の入
力側にゲート回路を設け、このゲート回路によってデー
タXを抽出し、空き時間を設けてデータXを加算器(2
)に入力嘔セ、こflにディザYi加算することによっ
てX+Y信号とYとの時分割多l化色号を形成してもよ
い。
(bl 加X 器(2)のオーバーフローによって加
算値レベル検出を行わずに、専用の加算値レベル検出回
路を設けてもよい。
算値レベル検出を行わずに、専用の加算値レベル検出回
路を設けてもよい。
tel 第3図においてステレオ信号を入力させずに
、第4図の期間TIに期間T2と同一の46号を入力さ
せるか、又は第1の期間T1を空き時間としてもよい。
、第4図の期間TIに期間T2と同一の46号を入力さ
せるか、又は第1の期間T1を空き時間としてもよい。
fdl ティザ発生器(3)をアナログディザ発生器
とA/Di換器との組み合せで構成してもよい。
とA/Di換器との組み合せで構成してもよい。
上述から明らかな如く、本発明によnば、D/A変換益
のビット数を増やすことなく、あらゆるレベルのデータ
にディザを加算し、しかる後減算することができる。
のビット数を増やすことなく、あらゆるレベルのデータ
にディザを加算し、しかる後減算することができる。
第1図は本発明の第1の実施例のD/A変換装置を示す
ブロック図、 第2図は第1図の2の補数回路を示す回路図、第3図は
第2の実施例のD/A変換装置を示すブロック図、 第4図は第3図のA−G点の状態を原理的に示す波形図
である。 (1)・・・データ入力回路、(2)・・・加算器、(
3)・・・ディザ発生器、(4)・・・加3I値レベル
検出ライン、(5)・・・2の補数回路、(6)・・・
選択回路、(101・・・選択的極性反転回路。 代 理 人 高 野 則 次第2図 手続補正書(自発) 昭和61年5月2G日 1、 !IG件の表示 昭和61年 特 許 願第49700 号2・ 発明
の名称 ディジタル−アナログ変換装置3、 補正をす
る者 事件との関係 出願人 4、代理人 5 補正命令の日付 自 発 6 補正により増加する発明の数 7、補正の対象 、4こ−11
1+ 明細書第12頁第15行〜第17行の「 00
11100101011011を r 0011100101011011に補正する。
ブロック図、 第2図は第1図の2の補数回路を示す回路図、第3図は
第2の実施例のD/A変換装置を示すブロック図、 第4図は第3図のA−G点の状態を原理的に示す波形図
である。 (1)・・・データ入力回路、(2)・・・加算器、(
3)・・・ディザ発生器、(4)・・・加3I値レベル
検出ライン、(5)・・・2の補数回路、(6)・・・
選択回路、(101・・・選択的極性反転回路。 代 理 人 高 野 則 次第2図 手続補正書(自発) 昭和61年5月2G日 1、 !IG件の表示 昭和61年 特 許 願第49700 号2・ 発明
の名称 ディジタル−アナログ変換装置3、 補正をす
る者 事件との関係 出願人 4、代理人 5 補正命令の日付 自 発 6 補正により増加する発明の数 7、補正の対象 、4こ−11
1+ 明細書第12頁第15行〜第17行の「 00
11100101011011を r 0011100101011011に補正する。
Claims (3)
- (1)Nビット(但しNは2以上の整数)のディジタル
情報信号を入力させる入力回路と、 Mビット(但しMはM≦Nを満足する整数)のディジタ
ルディザを発生するディザ発生器と、前記入力回路と前
記ディザ発生器に接続され、前記ディジタル情報信号と
前記ディジタルディザとの加算信号を出力する加算器と
、 前記ディジタル情報信号と別記ディジタルディザとの加
算値がN桁を越えたか否か又は越える可能性の有無を検
出する加算値レベル検出回路と、前記ディザ発生器に接
続され、前記ディジタルディザの2の補数を発生する2
の補数回路と、前記ディジタルディザ発生器と前記2の
補数回路と前記加算値レベル検出回路とに接続され、前
記加算値が前記N桁を越えたことを示す信号又は前記越
える可能性の有ることを示す信号に応答して前記2の補
数を選択し、前記加算値が前記N桁以下であることを示
す信号又は前記越える可能性の無ことを示す信号に応答
して前記ディジタルディザを選択する選択回路と、 前記加算器及び前記選択回路に接続され、前記ディジタ
ルの加算信号に対応したアナログの加算信号を送出する
と共に、前記選択回路から得られる前記2の補数又は前
記ディジタルディザに対応したアナログのディザ信号を
送出するディジタル−アナログ変換回路と、 前記ディジタル−アナログ変換回路と前記加算値レベル
検出回路とに接続され、前記2の補数又は前記ディジタ
ルディザに対応するアナログディザ信号の極性を変える
ものであり、前記加算値が前記N桁以下であることを示
す信号又は前記越える可能性の無ことを示す信号に応答
して前記アナログディザ信号をそのままの極性で送出し
、前記加算値が前記N桁を越えたことを示す信号又は前
記越える可能性の無ことを示す信号に応答して前記アナ
ログディザ信号の極性を反転した信号を送出する選択的
極性反転回路と、 前記ディジタル−アナログ変換回路と前記選択的極性反
転回路とに接続され、前記アナログの加算信号から前記
選択的極性反転回路の出力を減算する減算回路と を有するディジタル−アナログ変換装置。 - (2)前記ディジタル−アナログ変換回路は、前記加算
器に接続された第1のディジタル−アナログ変換器と、
前記選択回路に接続された第2のディジタル−アナログ
変換器とから成る回路である特許請求の範囲第1項記載
のディジタル−アナログ変換装置。 - (3)前記ディジタル−アナログ変換回路は、前記加算
器と前記選択回路とに接続され、前記加算信号と前記選
択回路から得られるディジタルのディザ信号とを時分割
多重化する多重化回路と、前記多重化回路に接続され、
この多重化回路の出力をアナログに変換するディジタル
−アナログ変換器と、 前記ディジタル−アナログ変換器から得られるアナログ
の多重化信号から前記ディジタルのディザ信号に対応し
たアナログのディザ信号を抽出し、ホールドするサンプ
ル・ホールド回路と を含む回路である特許請求の範囲第1項記載のディジタ
ル−アナログ変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049700A JPH0810829B2 (ja) | 1986-03-07 | 1986-03-07 | デイジタル―アナログ変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61049700A JPH0810829B2 (ja) | 1986-03-07 | 1986-03-07 | デイジタル―アナログ変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62207028A true JPS62207028A (ja) | 1987-09-11 |
JPH0810829B2 JPH0810829B2 (ja) | 1996-01-31 |
Family
ID=12838457
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61049700A Expired - Fee Related JPH0810829B2 (ja) | 1986-03-07 | 1986-03-07 | デイジタル―アナログ変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0810829B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6473825A (en) * | 1987-09-14 | 1989-03-20 | Teac Corp | Analog-digital converter |
JPH02285813A (ja) * | 1989-04-27 | 1990-11-26 | Nippon Columbia Co Ltd | デジタル/アナログ変換器 |
GB2442836A (en) * | 2006-10-12 | 2008-04-16 | Agilent Technologies Inc | Using a dither signal to minimize data-dependent power variations in a device |
JP2013197985A (ja) * | 2012-03-21 | 2013-09-30 | Advantest Corp | 信号発生装置および信号発生方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55141323U (ja) * | 1979-03-24 | 1980-10-09 |
-
1986
- 1986-03-07 JP JP61049700A patent/JPH0810829B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55141323U (ja) * | 1979-03-24 | 1980-10-09 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6473825A (en) * | 1987-09-14 | 1989-03-20 | Teac Corp | Analog-digital converter |
JPH02285813A (ja) * | 1989-04-27 | 1990-11-26 | Nippon Columbia Co Ltd | デジタル/アナログ変換器 |
GB2442836A (en) * | 2006-10-12 | 2008-04-16 | Agilent Technologies Inc | Using a dither signal to minimize data-dependent power variations in a device |
US7626721B2 (en) | 2006-10-12 | 2009-12-01 | Agilent Technologies, Inc. | Dither methods for suppression of data-dependent activity variations |
JP2013197985A (ja) * | 2012-03-21 | 2013-09-30 | Advantest Corp | 信号発生装置および信号発生方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH0810829B2 (ja) | 1996-01-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |