JPS62207028A - デイジタル−アナログ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔肱条上の利用分野〕 本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル情報信号を、ディザ（（Ｂｔｈｅｒ）の加り
６と減３！を伴なってアナログ信号に変換するためのデ
ィジタル−アナログ（Ｄ／Ａ　）変換装置に関するもの
である。

［従来の技術］ オーディオ信号のＰＣＭ記録及び再生において、童子化
雑音（童子化出力と入力標本値との走）が問題になる。

特に入力信号レベルが低く量子化ステップ数が少ない場
合には、量子化雑音は入力と強い相関を有し、雑音とい
うよりも入力信号の一櫓の歪（昼次尚調波）となる。１
だ、例え入力信号レベルが高くとも、極くゆっくり変化
する信号に対しては、量子化ステップが変化する毎に不
快な雑音が発生する。上述の如き間粗ヲ解決するために
、Ａ／Ｄ変換時に、ディザと呼ばｒＬる白色性雑音ケア
ナログ入力化号に加えてディジタル信号に変換すること
、又はディザなアナログ入力信号に加算し、ディジタル
信号に変換した後に、ここからディザに対応するディジ
タルディザ信号を減算すること、又、Ｄ／ＡＸ換時にお
いて、ディジタル信号にディジタルディザ信号を加算し
てＤ／Ａ変換すること、又はこのＤ／Ａ変換後にディジ
タルディザ４６号に対応するアナログディザ信号なり／
ＡＸ換出力出力減算することは既に知られている。

〔発明が解決しようとする問題点〕

ところで、ディジタル情報係号（データ）にディジタル
ディサを加算すると、この加算値がＤ／Ａ変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
＋ディザ信号の最大桁に適合する加算器及びＤ／Ａ’Ｒ
換器？用意すｎば、問題が生じないが、加算器及びＡ／
Ｄ変換器のコストが高くなる。−万、加算器及びＤ／Ａ
変換器の入力ビット数（入力第大桁）を一定値（例えば
１６ビツト）にｉ＋＋　ＩｓＭすｆＬば、データのレベ
ル馨ディザ加算時に加算器がオーバーフローしない範囲
に制限しなければならず、必然的にＤ／Ａ変換のダイナ
ミックレンジが狭くなる。

上述の如き問題を解決するために、本件出願人は、％願
昭６０−１５０６６号で入力データのレベルが高い時に
ディザの加算ヲ停止する方法を提案した。この方法によ
１ば、データとディザとの加′ＪＩ＃値が所定ビット数
以上になることが阻止チｎる。しかし、阻止している期
間にディザ加算の効果ｙ！−得ることができない。

そこで、本発明の目的は、ディジタル情報信号のレベル
が高い時にもディザ加算の効果ケ得ることができるディ
ジタル−アナログ変換方法を提供することにある。

〔問題点を解決するための手段〕

上記問題点を解決し、上Ｈピ目的を連成するための本発
明のディジタル−アナログ変換装置は、Ｎビットのディ
ジタル情報信号入力回路と、Ｎ１ビット（Ｍ≦Ｎ）のデ
ィジタルディザ発生器と、情報信号とディザとを常に加
算する加算器と、情特信号とティザとを加３！値が、へ
桁を越えたか否かを補数回路と、２の補数とディザとを
選択する選択回路と、単−又は複数のＤ／Ａｉ換器で加
算器の出力と選択回路の出力とをアナログ信号に変換す
るディジタル−アナログ変換回路と、アナログのディザ
信号が２の補数に対応する時にこの極性を反転させる選
択的極性反転回路と、ディジタル−アナログ変換回路か
ら得ら九るアナログの加算信号から選択的極性反転回路
から得らｒするアナログのディザ信号を詠算する回路と
？肩する。

［作　用］ 上記発明では加算器が情報信号とディザとを信号レベル
の変動に無関係に加算する。この結果、加算器がオーバ
ーフローするか、父はＤ／ＡＫ換回路の計容入力桁数よ
りも大きな桁の信号になるおそＩＬがある。しかし、デ
ィザの２の補数を使用検出さｎると、原ディザの２の補
数が減算用ディザ信号として使用さｎる。ディジタルの
２の補数を求め、こｆＬヲアナログ信号に変換し、２の
補数に対応するアナログのディサ信号の極性ケ反転して
＊＞−［Ｊ路に送ると、結局アナログの情報＋ディザ信
号にアナログのディザを加算することになり、元のディ
ジタル情報信号に対応するアナログ信号が得らＩＬる。

〔第１の実施例〕 次に、本発明の第１の実施例を説明する。

第１図に示す第１の実施例に係わるディジタル情報信号
（以下データと呼ぶ）を並列形式で入力妊ゼる入力回路
（１）を鳴し、こｎが１６ビツトのディジタル加算器（
２）に接続さｎている。この入力回路（１）からは、例
えば、８８．２ｋＨｚのサンプリング繰返し周波数でデ
ータが供給される。

（３）は１６ビツトのディジタルディザ発生器であり、
８８．２　ｋＨｚの繰返し周波数で実質的にランダムに
１６ビツトのディジタル係号を発生するＭ系ダリ（Ｍａ
ｘｉｍａｌ　−ｌｅｎｇｔｈ　Ｐｕ１ｓｅ　５ｅｑｕｅ
ｎｃｅｓ　）擬似ランダムパルス発生回路から成る。こ
のディジタルティザはアナログの白色性雑音をディジタ
ル信号に変換したものと実質的に同じで、Ｆ）す、デー
タに同期して送出さｎる。

データ入力回路（１１とディザ発生器（３）とに接続さ
れた１６ビツトの加算器（２）は、１６ビツトの２進デ
ータと１６ビツトの２進デイザと馨加算する回路であり
、オーバーフローを示す出力端子（２ａ）を有する。

この出力端子（２ａ）に接続さｎた加算値Ｖベル検出ラ
イン（４）は、加算値の桁数がＮ＝１６Ｙ超えるとき即
ちオーバーフローした時に例えば高レベルになり、加算
値の桁数かへ＝１６以下の時即ちオーバーフローしない
時に低レベルに保たｎる。

ディザ発生器（３）に接続さｎた２の補数回路（５）は
、１６ビツトのディザの２の補数に発生する回路である
。

２の補数回路（５）とディザ発生器（３）と加算値レベ
ル補出ライン（４）に接続さｆした選択回路（６）は、
マルチフレフサから成り、加算値レベル検出ライン（４
）から得られるオーバーフロー馨示す高レベル信号に応
答して２の補数（負ディザ）を選択し、オーバーフロー
していないことを示す低レベル信号に応答してディザ（
正ディザ）？！−選択する。

加算器（２）の出力と選択回路（６）の出力とをアナロ
グ信号に変換するディジタル−アナログ変換回路（７）
は、この実施例では、加算器（２）に接続さγした第１
のＤ／Ａ変換器（８）と、選択回路（６）に接続さｎた
第２のＤ／Ａｆ換器（９）とから成り、夫々の出力を独
立にＤ／Ａ変換する。

σＯＩは選択的極性反転回路であり、切換スイッチ・α
υと演算増幅器（１２１とから成る。切換スイッチａυ
はＤ／Ａ変換器（９）に接続さｎ、加算値レベル検出ラ
イン（４）がオーバーフローを示していない時忙は、接
点ａがオンになり、選択回路（６）で選択さｎたディザ
罠対応するアナログ信号を演算増幅器０ｚの非反転入力
端子に供給し、加算値レベル検出ライン（４）がオーバ
ーフローを示している時には、これ（ＩＣ応答して接点
すがオンになり、選択回路（６）で選択した２の補数に
対応するアナログ信号が演算冷幅器（１２０反転入力端
子に供給さｎる。演算増幅器（１２１は接点ａがオンの
時にアナログのディザ信号をその１逢出力し、埃点すが
オンの時に２の補数に対応するアナログのディザ化＋４
Ｆを極性反転して出力する。

非反転入力端子に第１のＤ／’Ａ変換器（８）が楢続さ
ｒＬ、反転入力端子に演算増幅器αシが接続てｎた減算
回路Ｑ３１は、演算増幅器から成り、両入力の差の出力
を出力端子Ｑ４１に送出する。選択的極性反転回路Ｑｔ
Ｊにおいて接点ａがオンの時には第２のＤ／Ａ変換器（
９）の出力が第１のＤ／Ａ変換器（７）の出力から減算
ｊ　ｆＬるが、シ点すがオンの時には第２のＤ／Ａ変換
器（９）の出力が第１のＤ／Ａ変換器（８）の出力に加
算さｎる。

第２図は２の補数回路（５）を示す。この２の補数回路
（５）は、ティザ発生器（３）に接続さｎた１６ビツト
の入力ラインａ１．・・・・ａｓｓ　＋　ａ１６に有す
る。この入力ライン３１〜８１ｓ　Ｋ接続されたきｌ　
ＯＴ回路ｂｌ＋・・・・ｂ１５　ｌ　ｂ＋６は、ディザ
の惨性反転信号を形成し、加算器Ｃに送る。加算器Ｃは
極性反転ディザの最下位ビットに１を加算した負ディザ
乞出力する。

例えば、ディサ発生器（３）から出力さｎるディザが［
１１０１１１００１０１１０１１１〕であるとすｔ″Ｌ
ば、この２の補数信号はＣ００１，ＯＯＯ１１０１００
１００１：］である。

〔動　作〕

第１図の装置において、入力回路（１）から比較的低い
レベルのデータＡＨとして例えば、［００１１１００１
０１０１１０１１１が出力し、ディザ発生器（３）から
も比較的低いレベルのディザＢ！として例えば、 ［０１（ＭＩＯＩＩＩＯＩＩＯＩＯ（１が出力すれば、
こ九等が加算器（２）で次の様に加算され、Ａ４　＋Ｂ
ｌ　＝　ＣＩの加３Ｉ＠号が得らｎる。

従って、加算信号Ａ１＋Ｂ２が１６桁以上にならず、加
算器（２）がオーバーフローせず、加算値レベル検出ラ
イン（４）が低レベルに保たれる。このため、選択回路
（６）はディザ発生器（３）から得られるディザＢ。

即ち、 ［０１０１１０１１１０１１０１００１を選択する。加
算信号Ａ、＋Ｂ、は第１のＤ／Ａ変換器（８）でアナロ
グ加１４＋！号Ａ’ｌ　＋　Ｂ；に変換され、ディサＢ
１は第２のＤ／Ａ変換器（９）でアナログディザＢ１に
変換さｎる。アナログディザＢ１は接点ａを通って極性
反転されずに減算回路α東に送らｔしる。従って、減算
回路α＆では（Ａ’＋　＋　Ｂ’＋　）　　Ｂ！の演算
が行ゎｎ、データＡ！に対応するアナログデータＡ；が
得らｎる。

一方、入力回路（１）から比較的高いレベルのデータＡ
２として例えば ［１１１０００１１１０１１１０１１１が出力し、ディ
ザ発生回路（３）からも比較的高いレベルのディザＢ２
として ［１１０１１１００１０１１０１１１〕が出力すれば、
こ九等の加算値Ａ’２＋Ｂ’２は次のようになる。

＋　　　１１０１１１００１０１１０１１１１．１１０
００００００１１１００１０加算器（２１Ｆｉ上紀のＡ
′２十Ｂ−の演算を実行するが、１６ビツトの加算能力
しか有さないので、１６桁を越えた１７桁の論理　１　
を出力することができない。従って、第１のＤ／Ａ変換
器（８）には第１６桁までの加算値が送らｎる。

加算器（２）がＡｔ＋Ｂ２を演算すると、オーバーフロ
ーするので、出力端子（２ａ）が高レベルになり、選択
回路（６）が２゛の補数を選択し、同時に切換スイッチ
ａυは接点ｂＫ投人さｎる。このため、第２のＤ／Ａ変
換器（９）は、ディザＢ２の２の補数信号Ｄ２である 〔　００１０００１１０１００１００１１ｉＤ／Ａ変換
し、アナログのディザ信号Ｄ′２を出力する。２の補数
信号Ｄ２に対応するアナログディザＤ’２　Ｆｉ演算増
幅器σ２で極性反転され、−ＤＪとなる。

第１のＤ／Ａ変換器（８）は加算器（２）から得らｎる
Ａ２　＋　８２の１６ビツト値に対応するアナログ加算
信号Ｃ：を出力する。減算回路０Ｊはアナログ加算信号
ｃ′！から−Ｄ′７を減算する。即ちＣ′？（Ｄ２）　
　を演算する。今、理解を容易にするために、アナログ
値をディジタル表示して上記のＣ’ｚ−（−Ｄ；）　＝
Ｃ；十Ｄ；の演ｎを行うと次の様になる。

１、　１　０　０　０　０　０　０　０　１　１．　１
　０　０　　Ｌ　　０この演算結果の値はデータＡ２と
同一である。従って、加算器（２）がオーバーフローし
たにも拘らず、元のデータＡ２に対応するアナログ信号
を得ることができる。この結果、１６ビツトのデータが
高いレベルを有する場合であっても、１６ビツトの加算
器（２）及びＤ／Ａ変換器（８）ヲ使用してディザの加
算及び秋其の効果を得ることができる。

〔第２の実施例〕 次に、第３図に示す本発明の第２の実施例のＤ／Ａｆｆ
換装置を脱装置る。但し、第１図と共通する部分には同
一の符号を付してその説明を省略する。この実施例では
、選択回路（６）の出力を独立のＤ／Ａ変換器でアナロ
グ信号に変換せず、加算信号用のＤ／Ａ変換器（８）を
使用してアナログ信号に変換している。このため、時分
割式ディジタル−アナログ変換回路（７ａ）の中に多重
化回路０５）が設けられ、ここに加算器（２）と選択回
路（６１とが接続さｎている。多重化回路ａ９け２つの
入力を時分割多重し、この出力に接続さｎたＤ／Ａ変換
器（８）に送る。

Ｄ／Ａ変換器（８）にはサンプル・ホールド回路０６）
が接続さＩＬ、選択回路（６）の出力に対応するアナロ
グ信号が切換スイッチａυに送られる。

減算回路０３Ｉの出力に接続されたサンプリングゲート
ａｎ？ｉ、減算回路０りの出力からデータに対応するア
ナログ信号を抽出するものである。サンプリフｆ’！’
−トα力の出力に接続されたローパスフィルタａ印ハ、
サンプリングゲートαＤから得らｎる間欠的なアナログ
信号を補間して完全な信号にするものである。

〔動　作〕

次に、第３図の各部の状態を原理的に示す第４図を参照
して動作を説明する。２の補数を使用する効果は、第１
の実施例の場合と同一であるので、その説明を省略し、
時分割多重によるＤ／Ａ変換方法のみを説明する。今、
入力回路（１）から出力さｎるテイジタルデータを第４
図囚に示す如（Ｘ。

ディサ発生器（３）及び選択回路（６）から出力さｎる
ディジタルディザを第４図ＣＢ）に示す如くＹとすれば
、加算器（２）から第４図（Ｃ）に示す加算信号Ｘ十Ｙ
が得らｎる。なお、この例では、データＸはステレオ信
号の右チャネルのデータであり、ｌサンブリング周期′
ｒを第１の期間Ｌｌ′、と第２の期間Ｔ２に分割した第
２の期間′１゛２に配置さｎている。第１の期間Ｔ１は
左チャネルのデータに使用されている。

多重化回路ａ９は、第４図［Ｆ］に示す如＜　ｔｏ〜ｔ
３までの第１の期間Ｔ１にテイサＹｖ配置し、ｔ３〜ｔ
６の第２の期間Ｔ２にデータ＋ディザ信号（Ｘ＋Ｙ　）
を配置する。こｔしと同時に左右チャネルのデータが分
離でＩＬる。

ＩＪ／Ａ変換器（８）は第４図りのディジタル多重化信
号Ｙ＋（Ｘ＋Ｙ　）を第４図（ト）罠示すアナログ多重
化信号ｙ’−ｚｘ＋ｙ’）に変換する。

サンプルホールド回路ＯＵは、Ｄ／Ａｉ換器（８）の出
力を第４図■のｔ、ｚｔ２タイミングで抽出する。

このｔ１〜ｔ２の期間は、Ｄ／Ａ変換器（８）がアナロ
グディサ信号Ｙ′を出力する時間Ｔ＋　（ｔｎｚ　ｔｓ
）中であるので、サンプルホールド回路α６１は、アナ
ログディザＹ′？抽出し、第４図の）Ｋ示す如くこｎ’
ｋｌサン７リング周期（１＋〜ｔｒ）　ｋ保持して出力
し、ｔ７で新しいアナログディザＹ′をサンプルホール
ドする。

＃に回路（１３１においては、この一方の入力である第
４図四に示すアナログのデータ＋ディザ信号（他方の入
力であるアナログディザＹ′が減算さｎる。

従って、第４図のｔ３〜ｔ６期間には、（Ｘ’＋Ｙ’）
−Ｙ’＝Ｘ’の出力が得らｎる。Ｄ／Ａ変換器（８）が
オフセット電圧ＶｏＶ有していたとしても、（Ｘ’＋Ｙ
’＋Ｖｏ　）　　（Ｙ’＋　Ｖｏ　）　＝　Ｘ’となる
ので、減算回路（＋３１の出力段のアナログデータＸの
中にはオフセット電圧が含１　ｆＬない。

減算回路Ｑ３１の出力の中には必要なアナログデータＸ
′以外の不要な信号も含まｎでいる。このため、サンプ
リングゲート回路ａ力によって、第４図（Ｇ）に示す如
＜ｔ４〜ｔ５のタイミングでアナログデータＸ′の抽出
が行われる。この抽出を、　ｔ３〜ｔ６内のｔ４〜ｔ５
にすることにより、ｔ３〜ｔ６の両端近傍に含１れるグ
リッチ（ｇｌ＋ｔｃｈ　）　ｋ除いた出力を得ることが
出来る。

第４図向の間欠的信号はローパスフィルタ（１８１を通
ることにより補間さｎ、出力端子から完全なアナログ情
報信号が出力する。

〔変形例〕

本発明は上述の実施例に限定されるものでなく、例えば
、次の変形例が可能なものである。

ｉａ＋　　第１図において、多重化回路（６）　ｗ　７
ＪＤ算器（２）の出力側に設けずに、加算器（２）の入
力側にゲート回路を設け、このゲート回路によってデー
タＸを抽出し、空き時間を設けてデータＸを加算器（２
）に入力嘔セ、こｆｌにディザＹｉ加算することによっ
てＸ＋Ｙ信号とＹとの時分割多ｌ化色号を形成してもよ
い。

（ｂｌ　　加Ｘ　器（２）のオーバーフローによって加
算値レベル検出を行わずに、専用の加算値レベル検出回
路を設けてもよい。

ｔｅｌ　　第３図においてステレオ信号を入力させずに
、第４図の期間ＴＩに期間Ｔ２と同一の４６号を入力さ
せるか、又は第１の期間Ｔ１を空き時間としてもよい。

ｆｄｌ　　ティザ発生器（３）をアナログディザ発生器
とＡ／Ｄｉ換器との組み合せで構成してもよい。

〔発明の効果〕

上述から明らかな如く、本発明によｎば、Ｄ／Ａ変換益
のビット数を増やすことなく、あらゆるレベルのデータ
にディザを加算し、しかる後減算することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＤ／Ａ変換装置を示す
ブロック図、 第２図は第１図の２の補数回路を示す回路図、第３図は
第２の実施例のＤ／Ａ変換装置を示すブロック図、 第４図は第３図のＡ−Ｇ点の状態を原理的に示す波形図
である。 （１）・・・データ入力回路、（２）・・・加算器、（
３）・・・ディザ発生器、（４）・・・加３Ｉ値レベル
検出ライン、（５）・・・２の補数回路、（６）・・・
選択回路、（１０１・・・選択的極性反転回路。 代　　理　　人　　　高　　野　　則　　次第２図 手続補正書（自発） 昭和６１年５月２Ｇ日 １、　！ＩＧ件の表示 昭和６１年　特　許　願第４９７００　　号２・　発明
の名称　ディジタル−アナログ変換装置３、　補正をす
る者 事件との関係　　出願人 ４、代理人 ５　補正命令の日付　自　　発 ６　補正により増加する発明の数 ７、補正の対象　　　　　　　　　　　　、４こ−１１
１＋　　明細書第１２頁第１５行〜第１７行の「　００
１１１００１０１０１１０１１を ｒ　　００１１１００１０１０１１０１１に補正する。

Claims (3)

【特許請求の範囲】
1. （１）Ｎビット（但しＮは２以上の整数）のディジタル
   情報信号を入力させる入力回路と、 Ｍビット（但しＭはＭ≦Ｎを満足する整数）のディジタ
   ルディザを発生するディザ発生器と、前記入力回路と前
   記ディザ発生器に接続され、前記ディジタル情報信号と
   前記ディジタルディザとの加算信号を出力する加算器と
   、 前記ディジタル情報信号と別記ディジタルディザとの加
   算値がＮ桁を越えたか否か又は越える可能性の有無を検
   出する加算値レベル検出回路と、前記ディザ発生器に接
   続され、前記ディジタルディザの２の補数を発生する２
   の補数回路と、前記ディジタルディザ発生器と前記２の
   補数回路と前記加算値レベル検出回路とに接続され、前
   記加算値が前記Ｎ桁を越えたことを示す信号又は前記越
   える可能性の有ることを示す信号に応答して前記２の補
   数を選択し、前記加算値が前記Ｎ桁以下であることを示
   す信号又は前記越える可能性の無ことを示す信号に応答
   して前記ディジタルディザを選択する選択回路と、 前記加算器及び前記選択回路に接続され、前記ディジタ
   ルの加算信号に対応したアナログの加算信号を送出する
   と共に、前記選択回路から得られる前記２の補数又は前
   記ディジタルディザに対応したアナログのディザ信号を
   送出するディジタル−アナログ変換回路と、 前記ディジタル−アナログ変換回路と前記加算値レベル
   検出回路とに接続され、前記２の補数又は前記ディジタ
   ルディザに対応するアナログディザ信号の極性を変える
   ものであり、前記加算値が前記Ｎ桁以下であることを示
   す信号又は前記越える可能性の無ことを示す信号に応答
   して前記アナログディザ信号をそのままの極性で送出し
   、前記加算値が前記Ｎ桁を越えたことを示す信号又は前
   記越える可能性の無ことを示す信号に応答して前記アナ
   ログディザ信号の極性を反転した信号を送出する選択的
   極性反転回路と、 前記ディジタル−アナログ変換回路と前記選択的極性反
   転回路とに接続され、前記アナログの加算信号から前記
   選択的極性反転回路の出力を減算する減算回路と を有するディジタル−アナログ変換装置。
2. （２）前記ディジタル−アナログ変換回路は、前記加算
   器に接続された第１のディジタル−アナログ変換器と、
   前記選択回路に接続された第２のディジタル−アナログ
   変換器とから成る回路である特許請求の範囲第１項記載
   のディジタル−アナログ変換装置。
3. （３）前記ディジタル−アナログ変換回路は、前記加算
   器と前記選択回路とに接続され、前記加算信号と前記選
   択回路から得られるディジタルのディザ信号とを時分割
   多重化する多重化回路と、前記多重化回路に接続され、
   この多重化回路の出力をアナログに変換するディジタル
   −アナログ変換器と、 前記ディジタル−アナログ変換器から得られるアナログ
   の多重化信号から前記ディジタルのディザ信号に対応し
   たアナログのディザ信号を抽出し、ホールドするサンプ
   ル・ホールド回路と を含む回路である特許請求の範囲第１項記載のディジタ
   ル−アナログ変換装置。