JPS63139A - マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 - Google Patents
マスタ−スライス方式のゲ−トアレ−半導体集積回路装置Info
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- JPS63139A JPS63139A JP61144368A JP14436886A JPS63139A JP S63139 A JPS63139 A JP S63139A JP 61144368 A JP61144368 A JP 61144368A JP 14436886 A JP14436886 A JP 14436886A JP S63139 A JPS63139 A JP S63139A
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- 239000011159 matrix material Substances 0.000 claims description 4
- 230000005012 migration Effects 0.000 abstract description 4
- 238000013508 migration Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
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- 239000004020 conductor Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス方式によシ構成される半導
体集積回路に関し、特にCMOSゲートアレーの基本セ
ルに関するものである。
体集積回路に関し、特にCMOSゲートアレーの基本セ
ルに関するものである。
従来、この種のマスタースライス方式による半導体集積
回路のうぢ%にゲートアレー方式の半導体集積回路は、
予め半導体ウェハー上に被数のトランジスタ等の素子よ
シ成る基不セルをマトリックス上に並べておき、その基
本セルをそれぞれ配線で結ぶ事によシ所望する回路機能
を実現するもので、短期間で集積回路が得られる為、近
年、多数のゲートアレーが製品化されている(例えば、
特公昭60−145642号公報、ゲートマレーマ二s
フル(ミマツデータシステム出版)等)。
回路のうぢ%にゲートアレー方式の半導体集積回路は、
予め半導体ウェハー上に被数のトランジスタ等の素子よ
シ成る基不セルをマトリックス上に並べておき、その基
本セルをそれぞれ配線で結ぶ事によシ所望する回路機能
を実現するもので、短期間で集積回路が得られる為、近
年、多数のゲートアレーが製品化されている(例えば、
特公昭60−145642号公報、ゲートマレーマ二s
フル(ミマツデータシステム出版)等)。
第7図にゲートアレーのチップ概略図を示す、外部との
インターフェースを行なう人出カバッ7アー用のセル1
0がチップ90周辺部にアシ、チップ中央部には基本セ
ル11が設けられている。
インターフェースを行なう人出カバッ7アー用のセル1
0がチップ90周辺部にアシ、チップ中央部には基本セ
ル11が設けられている。
基本セル11は図示の様にマトリックス状に並べられて
おシ、基本セルの構造は様々な形状なものが用いられて
いる。
おシ、基本セルの構造は様々な形状なものが用いられて
いる。
第8図に従来から用いられているCMOSゲートアレー
の基本セルの1例を示す。Pチャンネル型MOSトラン
ジスタ(以下Pch Trと略す)1とNチャンネル型
MOSトランジスタ(NchTrと略す)2とがPo1
y St ゲート3の長手方向に対向して設けられて
おl)、PchTrにはP 拡散層4が設けられ、NC
hTr にはN+拡散層5が設けられ、それぞれに電源
及びGND配線が一層のA1配線で配設されている。
の基本セルの1例を示す。Pチャンネル型MOSトラン
ジスタ(以下Pch Trと略す)1とNチャンネル型
MOSトランジスタ(NchTrと略す)2とがPo1
y St ゲート3の長手方向に対向して設けられて
おl)、PchTrにはP 拡散層4が設けられ、NC
hTr にはN+拡散層5が設けられ、それぞれに電源
及びGND配線が一層のA1配線で配設されている。
第8図の基本セルを利用し、ノンインパーティングバッ
7ア及び3人力ANDゲートを実現した例を第9図およ
び第10図に示す。またその等価回路を第11図および
第12図に示す。第9図、第1O図において実#ij
1 l→の配線、点線は2層の配線、「・」は拡散層及
びポリシリコンゲートと1層配線とを接続するコンタク
ト、「O」は1層配線と2層配線とを接続するスルーホ
ールである。第11図および第12図の等価回路はPe
hTr101〜104と、Nch Tr 201〜2
04とで構成されている0M08回路である。
7ア及び3人力ANDゲートを実現した例を第9図およ
び第10図に示す。またその等価回路を第11図および
第12図に示す。第9図、第1O図において実#ij
1 l→の配線、点線は2層の配線、「・」は拡散層及
びポリシリコンゲートと1層配線とを接続するコンタク
ト、「O」は1層配線と2層配線とを接続するスルーホ
ールである。第11図および第12図の等価回路はPe
hTr101〜104と、Nch Tr 201〜2
04とで構成されている0M08回路である。
従来の基本セルを使用し機能ブロックt−冥現する場合
には、Pch TrとNehTrが第4図に示す様に図
面上の上側にPehTr、下側1cNchTrが並び、
かつ横方向には同一導電型のトランジスタが並んでいた
為、必ず上側のpch Trと下側のNeh Trを接
続する必要があシ、必然的に上下方向の配線が増える為
、K9図、第10図に示した例の様に2層の配線が増え
る。
には、Pch TrとNehTrが第4図に示す様に図
面上の上側にPehTr、下側1cNchTrが並び、
かつ横方向には同一導電型のトランジスタが並んでいた
為、必ず上側のpch Trと下側のNeh Trを接
続する必要があシ、必然的に上下方向の配線が増える為
、K9図、第10図に示した例の様に2層の配線が増え
る。
一般KCMOSゲートアレーにおいては機能ブロック上
を他の2層配線が通過する為、機能ブロック上で2層配
線を使用していると配線性が悪化し未配線が発生する可
能性が高くなる。
を他の2層配線が通過する為、機能ブロック上で2層配
線を使用していると配線性が悪化し未配線が発生する可
能性が高くなる。
また、機能ブロックを実現する上で必ず上のトランジス
タと下のトランジスタとをベアで使用しなければならな
いのでブロック作成の自由度が低いという欠点があった
。
タと下のトランジスタとをベアで使用しなければならな
いのでブロック作成の自由度が低いという欠点があった
。
また、基本セル上を走る電源及びGND配線はI NJ
AAが多く用いられているが、配線のマイグージョンの
問題から、十分に太い配線を使用しなければならず、チ
ップ面積が増加するという欠点もあった。
AAが多く用いられているが、配線のマイグージョンの
問題から、十分に太い配線を使用しなければならず、チ
ップ面積が増加するという欠点もあった。
本発明のマスタースライス方式のゲートアレー半導体系
積(ロ)路装置は、第1導電型IViO8)シンジスタ
と第2導電型MO8):tンジスタよシ構成される基本
セルをマトリックス状に配列してなるマスタースライス
方式のゲートアレー半導体集積回路装置において、第1
導電屋MOSトランジスタ群のゲート電極とが分離され
、かつ債方向に交互に並べられていることを特徴とする
。
積(ロ)路装置は、第1導電型IViO8)シンジスタ
と第2導電型MO8):tンジスタよシ構成される基本
セルをマトリックス状に配列してなるマスタースライス
方式のゲートアレー半導体集積回路装置において、第1
導電屋MOSトランジスタ群のゲート電極とが分離され
、かつ債方向に交互に並べられていることを特徴とする
。
第1図は本発明の第1の実施例の基本セルのレイアウト
図である。
図である。
第1図のpeh Tr 1とNChTr2と韮びは第5
図に示す様に2つずつPch Tr、Nch Trが横
方向に並び、かつ、縦方向には、必ずpch TrとN
chTrとが並ぶ様になっている。
図に示す様に2つずつPch Tr、Nch Trが横
方向に並び、かつ、縦方向には、必ずpch TrとN
chTrとが並ぶ様になっている。
電源配線7及びGND配線8は、縦方向には、点線で示
す2層配線で行なわれている。−般に1層配線よシも2
層配線が厚いので配線のマイグ−ジョンに対して非常に
有洞である。−方図中実線で示す1層の電源及びGND
配線は高々2セル分の電流が流れるのみであるから配線
幅は、さほど太くなくても問題ない。
す2層配線で行なわれている。−般に1層配線よシも2
層配線が厚いので配線のマイグ−ジョンに対して非常に
有洞である。−方図中実線で示す1層の電源及びGND
配線は高々2セル分の電流が流れるのみであるから配線
幅は、さほど太くなくても問題ない。
本発明においては、PchTrとNchTrのペアは、
従来例の様に縦方向だけでなく横方向にも選択すること
が出来るので、第3図に示す様に機能ブロックを実現す
ることが出来る。第3図(a)は第11図と全く同じノ
ンインバーティングバッ7ア−を不発明のセルを利用し
実現したものである。
従来例の様に縦方向だけでなく横方向にも選択すること
が出来るので、第3図に示す様に機能ブロックを実現す
ることが出来る。第3図(a)は第11図と全く同じノ
ンインバーティングバッ7ア−を不発明のセルを利用し
実現したものである。
第3図において実線は一層配線であシ、点線は2層配線
である。
である。
第3図(a)の機能ブロックの配MILにおいては、2
層配#11t−全く使用せずに互いのトランジスタを接
わ己すること出来ており配線性が向上している。
層配#11t−全く使用せずに互いのトランジスタを接
わ己すること出来ており配線性が向上している。
また3人力ANDゲートを不発明の基本セルを利用して
実現した例を第3図(b)〜(d)K示す。第12図に
示す回路図0Peh Tr 101〜l 04とNch
Tr201〜204とが第3図(b)−(d)の各々の
現した例であ〕、2層配線を使用せずに実現することが
可能であシ配線性が向上する。
実現した例を第3図(b)〜(d)K示す。第12図に
示す回路図0Peh Tr 101〜l 04とNch
Tr201〜204とが第3図(b)−(d)の各々の
現した例であ〕、2層配線を使用せずに実現することが
可能であシ配線性が向上する。
−1第3図(c) 、 (→は、従来と同様に、縦方向
のPch Tr #とNchTr群とを互いに接続した
例である。特に第3図(d)Fi、第10図の従来のセ
ルを使用したANDゲートの機能ブロックと全く同じで
あシ、従来の機能ブロックがそのまま利用出来る事を示
している。
のPch Tr #とNchTr群とを互いに接続した
例である。特に第3図(d)Fi、第10図の従来のセ
ルを使用したANDゲートの機能ブロックと全く同じで
あシ、従来の機能ブロックがそのまま利用出来る事を示
している。
また第3図(cl FiW、 3図(d)と同じ様に縦
方向のTr群を互いに接続しているが、機能ブロック全
構成しているセルの並び方が第3図(d)と異なるので
、配線が若干異なっている。
方向のTr群を互いに接続しているが、機能ブロック全
構成しているセルの並び方が第3図(d)と異なるので
、配線が若干異なっている。
一般にゲートアレーにおいては、上で述べた様な単純ゲ
ートだけでなくラッチ、7リツプ・フロップ等のより大
きな機能ブロックがよく用いられるが、これらの大型機
能ブロックは、単純ゲートを複数個使用して実現してい
るので、本発明の基本セルを使用すれば、機能ブロック
作成の自由度が向上し、その結果配線性のよい機能ブロ
ックを作成することが出来る。
ートだけでなくラッチ、7リツプ・フロップ等のより大
きな機能ブロックがよく用いられるが、これらの大型機
能ブロックは、単純ゲートを複数個使用して実現してい
るので、本発明の基本セルを使用すれば、機能ブロック
作成の自由度が向上し、その結果配線性のよい機能ブロ
ックを作成することが出来る。
また、第1図に示した実施例ではPch Tr群とNe
h Tr 群とが第5図に示す様に2個ずつ交互に並
んでいるが、第6図に示す様1cPehTr群とNch
Tr群とを1個づつ交互に横方向に並べてもよい。その
実施例を第2図に示す。第2図の第2の実施例において
は、第1図に示す第1の実施例の様にあらかじめ一層配
線による補助的な電源配線を引いておく必要はなく、機
能ブロック作成時必要に応じて2層の電源ラインから、
スルーホールを設置して1層で配線すればよいで、横方
向の補助電源配線は不要となシ、機能作成の自由度はよ
シ向上する。
h Tr 群とが第5図に示す様に2個ずつ交互に並
んでいるが、第6図に示す様1cPehTr群とNch
Tr群とを1個づつ交互に横方向に並べてもよい。その
実施例を第2図に示す。第2図の第2の実施例において
は、第1図に示す第1の実施例の様にあらかじめ一層配
線による補助的な電源配線を引いておく必要はなく、機
能ブロック作成時必要に応じて2層の電源ラインから、
スルーホールを設置して1層で配線すればよいで、横方
向の補助電源配線は不要となシ、機能作成の自由度はよ
シ向上する。
以上説明したように本発明は基本セルのPchTrとN
chTrとを交互に並べ、基本セルへの電源供給′t−
2層配線によって行ない、1層配Mは補助的に用いるこ
とによって、機能ブロックを実現する際の自由度が向上
するという効果があシ、その為、機能ブロックを実現す
る除に使用する2層の配置t減らすことが出来、配線性
を向上させるという効果もある。
chTrとを交互に並べ、基本セルへの電源供給′t−
2層配線によって行ない、1層配Mは補助的に用いるこ
とによって、機能ブロックを実現する際の自由度が向上
するという効果があシ、その為、機能ブロックを実現す
る除に使用する2層の配置t減らすことが出来、配線性
を向上させるという効果もある。
また、電源配線が2層配線を使用しているので配線のマ
イグレーシ17に対しても有利になる。
イグレーシ17に対しても有利になる。
第1図は本発明の第1の実施例の基本セルレイアウト図
、第2図は本発明の第2の実施例の基本セルレイアウト
図、第3図は(A)はノンインバーテイングバッファの
レイアウト図、第3図(b)〜(山はANDゲートのレ
イアウト図、第4図は従来の基本セルのトランジスタ並
びにを示す模式図、第5図は本発明のwclの実施例の
基本セルのトランジスタ並びを示す模式図、第6図は本
発明の第2の実施例の基本セルのトランジスタ並びを示
す模式図、第7図はゲートアレーのチップ概略図、第8
図は従来の基本セルのレイアウト図、第9図は従来のノ
ンインバーテイングバッファのレイアウト図、第1θ図
は従来のA N Dゲートのレイアウト図、第11図は
ノンインバーテイングバッファの等価回路図、第12図
はANDゲートの等価回路図である。 1・・・・・・PチャンネルfihiO8)、’ンジス
タ、2・・・・・・Nチャンネル星biosト=ンジス
タ、3・・・・・・Po1y−8tゲート、4・・・・
・・1拡散層、5・・・・・・N+拡散層、7°・・°
・・電源(VDD)配線、8・・・・・・GND配線、
9・・・・・・チップ、10・・・・−I10セル、1
1・・・・・・基本セル、101〜104・・・・・・
Pチャンネル型MOSトランジスタ、201〜204・
・・・−、Nチヤンネル型MOSトランジスタ、工1〜
工3・・・・・・入力端子、0・・・・・・出力端子。 代理人 弁理士 内 IX 証 −パ1−日
二) ガ1図 箭2図 つr13 図 の
ブrラー3 図(bン五3図CC)
五3図(tb箭4図 yfJs図 筋を図 ¥i7図 ガ9図 ガ/ρ図
、第2図は本発明の第2の実施例の基本セルレイアウト
図、第3図は(A)はノンインバーテイングバッファの
レイアウト図、第3図(b)〜(山はANDゲートのレ
イアウト図、第4図は従来の基本セルのトランジスタ並
びにを示す模式図、第5図は本発明のwclの実施例の
基本セルのトランジスタ並びを示す模式図、第6図は本
発明の第2の実施例の基本セルのトランジスタ並びを示
す模式図、第7図はゲートアレーのチップ概略図、第8
図は従来の基本セルのレイアウト図、第9図は従来のノ
ンインバーテイングバッファのレイアウト図、第1θ図
は従来のA N Dゲートのレイアウト図、第11図は
ノンインバーテイングバッファの等価回路図、第12図
はANDゲートの等価回路図である。 1・・・・・・PチャンネルfihiO8)、’ンジス
タ、2・・・・・・Nチャンネル星biosト=ンジス
タ、3・・・・・・Po1y−8tゲート、4・・・・
・・1拡散層、5・・・・・・N+拡散層、7°・・°
・・電源(VDD)配線、8・・・・・・GND配線、
9・・・・・・チップ、10・・・・−I10セル、1
1・・・・・・基本セル、101〜104・・・・・・
Pチャンネル型MOSトランジスタ、201〜204・
・・・−、Nチヤンネル型MOSトランジスタ、工1〜
工3・・・・・・入力端子、0・・・・・・出力端子。 代理人 弁理士 内 IX 証 −パ1−日
二) ガ1図 箭2図 つr13 図 の
ブrラー3 図(bン五3図CC)
五3図(tb箭4図 yfJs図 筋を図 ¥i7図 ガ9図 ガ/ρ図
Claims (3)
- (1)第1導電型のMOSトランジスタと第2導電型の
MOSトランジスタより構成される基本セルをマトリッ
クス状に配列してなるマスタースライス方式のゲートア
レー半導体集積回路装置において、第1導電型MOSト
ランジスタ群のゲート電極と第2導電型MOSトランジ
スタ群のゲート電極とが分離され、かつ横方向に交互に
並べられている事を特徴とするマスタースライス方式の
ゲートアレー半導体集積回路装置。 - (2)前記基本セルへの電源供給は主として2層配線に
よって行なわれる事を特徴とする請求の範囲第(1)項
記載のマスタースライス方式のゲートアレー半導体集積
回路装置。 - (3)縦方向及び横方向の前記第1導電型MOSトラン
ジスタ群と前記第2導電型MOSトランジスタ群とを相
互接続することによって機能ブロックが実現されている
ことを特徴とする特許請求の範囲第(1)項または第(
2)項記載のマスタースライス方式のゲートアレー半導
体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61144368A JPH0831578B2 (ja) | 1986-06-19 | 1986-06-19 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
US07/064,031 US4771327A (en) | 1986-06-19 | 1987-06-19 | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
EP87108805A EP0249988A3 (en) | 1986-06-19 | 1987-06-19 | A master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61144368A JPH0831578B2 (ja) | 1986-06-19 | 1986-06-19 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63139A true JPS63139A (ja) | 1988-01-05 |
JPH0831578B2 JPH0831578B2 (ja) | 1996-03-27 |
Family
ID=15360488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61144368A Expired - Lifetime JPH0831578B2 (ja) | 1986-06-19 | 1986-06-19 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4771327A (ja) |
EP (1) | EP0249988A3 (ja) |
JP (1) | JPH0831578B2 (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
NL194182C (nl) * | 1988-07-23 | 2001-08-03 | Samsung Electronics Co Ltd | Randloze moederschijf-halfgeleiderinrichting. |
JPH0254576A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | ゲートアレイ |
JPH02152254A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
US5214299A (en) * | 1989-09-22 | 1993-05-25 | Unisys Corporation | Fast change standard cell digital logic chip |
US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
US5298774A (en) * | 1990-01-11 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | Gate array system semiconductor integrated circuit device |
JPH0472755A (ja) * | 1990-07-13 | 1992-03-06 | Sumitomo Electric Ind Ltd | 化合物半導体集積装置 |
US5063429A (en) * | 1990-09-17 | 1991-11-05 | Ncr Corporation | High density input/output cell arrangement for integrated circuits |
JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
KR970008327B1 (ko) * | 1992-10-20 | 1997-05-23 | 후지쓰 가부시끼가이샤 | 개선된 배치패턴을 갖는 반도체회로 |
US5612638A (en) * | 1994-08-17 | 1997-03-18 | Microunity Systems Engineering, Inc. | Time multiplexed ratioed logic |
US5422581A (en) * | 1994-08-17 | 1995-06-06 | Texas Instruments Incorporated | Gate array cell with predefined connection patterns |
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