JPS63139A - マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 - Google Patents
マスタ−スライス方式のゲ−トアレ−半導体集積回路装置Info
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- JPS63139A JPS63139A JP61144368A JP14436886A JPS63139A JP S63139 A JPS63139 A JP S63139A JP 61144368 A JP61144368 A JP 61144368A JP 14436886 A JP14436886 A JP 14436886A JP S63139 A JPS63139 A JP S63139A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000005012 migration Effects 0.000 abstract description 4
- 238000013508 migration Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタースライス方式によシ構成される半導
体集積回路に関し、特にＣＭＯＳゲートアレーの基本セ
ルに関するものである。
体集積回路に関し、特にＣＭＯＳゲートアレーの基本セ
ルに関するものである。
従来、この種のマスタースライス方式による半導体集積
回路のうぢ％にゲートアレー方式の半導体集積回路は、
予め半導体ウェハー上に被数のトランジスタ等の素子よ
シ成る基不セルをマトリックス上に並べておき、その基
本セルをそれぞれ配線で結ぶ事によシ所望する回路機能
を実現するもので、短期間で集積回路が得られる為、近
年、多数のゲートアレーが製品化されている（例えば、
特公昭６０−１４５６４２号公報、ゲートマレーマ二ｓ
フル（ミマツデータシステム出版）等）。
回路のうぢ％にゲートアレー方式の半導体集積回路は、
予め半導体ウェハー上に被数のトランジスタ等の素子よ
シ成る基不セルをマトリックス上に並べておき、その基
本セルをそれぞれ配線で結ぶ事によシ所望する回路機能
を実現するもので、短期間で集積回路が得られる為、近
年、多数のゲートアレーが製品化されている（例えば、
特公昭６０−１４５６４２号公報、ゲートマレーマ二ｓ
フル（ミマツデータシステム出版）等）。
第７図にゲートアレーのチップ概略図を示す、外部との
インターフェースを行なう人出カバッ７アー用のセル１
０がチップ９０周辺部にアシ、チップ中央部には基本セ
ル１１が設けられている。
インターフェースを行なう人出カバッ７アー用のセル１
０がチップ９０周辺部にアシ、チップ中央部には基本セ
ル１１が設けられている。
基本セル１１は図示の様にマトリックス状に並べられて
おシ、基本セルの構造は様々な形状なものが用いられて
いる。
おシ、基本セルの構造は様々な形状なものが用いられて
いる。
第８図に従来から用いられているＣＭＯＳゲートアレー
の基本セルの１例を示す。Ｐチャンネル型ＭＯＳトラン
ジスタ（以下Ｐｃｈ Ｔｒと略す）１とＮチャンネル型
ＭＯＳトランジスタ（ＮｃｈＴｒと略す）２とがＰｏ１
ｙ Ｓｔ ゲート３の長手方向に対向して設けられて
おｌ）、ＰｃｈＴｒにはＰ 拡散層４が設けられ、ＮＣ
ｈＴｒ にはＮ＋拡散層５が設けられ、それぞれに電源
及びＧＮＤ配線が一層のＡ１配線で配設されている。
の基本セルの１例を示す。Ｐチャンネル型ＭＯＳトラン
ジスタ（以下Ｐｃｈ Ｔｒと略す）１とＮチャンネル型
ＭＯＳトランジスタ（ＮｃｈＴｒと略す）２とがＰｏ１
ｙ Ｓｔ ゲート３の長手方向に対向して設けられて
おｌ）、ＰｃｈＴｒにはＰ 拡散層４が設けられ、ＮＣ
ｈＴｒ にはＮ＋拡散層５が設けられ、それぞれに電源
及びＧＮＤ配線が一層のＡ１配線で配設されている。
第８図の基本セルを利用し、ノンインパーティングバッ
７ア及び３人力ＡＮＤゲートを実現した例を第９図およ
び第１０図に示す。またその等価回路を第１１図および
第１２図に示す。第９図、第１Ｏ図において実＃ｉｊ
１ ｌ→の配線、点線は２層の配線、「・」は拡散層及
びポリシリコンゲートと１層配線とを接続するコンタク
ト、「Ｏ」は１層配線と２層配線とを接続するスルーホ
ールである。第１１図および第１２図の等価回路はＰｅ
ｈＴｒ１０１〜１０４と、Ｎｃｈ Ｔｒ ２０１〜２
０４とで構成されている０Ｍ０８回路である。
７ア及び３人力ＡＮＤゲートを実現した例を第９図およ
び第１０図に示す。またその等価回路を第１１図および
第１２図に示す。第９図、第１Ｏ図において実＃ｉｊ
１ ｌ→の配線、点線は２層の配線、「・」は拡散層及
びポリシリコンゲートと１層配線とを接続するコンタク
ト、「Ｏ」は１層配線と２層配線とを接続するスルーホ
ールである。第１１図および第１２図の等価回路はＰｅ
ｈＴｒ１０１〜１０４と、Ｎｃｈ Ｔｒ ２０１〜２
０４とで構成されている０Ｍ０８回路である。
従来の基本セルを使用し機能ブロックｔ−冥現する場合
には、Ｐｃｈ ＴｒとＮｅｈＴｒが第４図に示す様に図
面上の上側にＰｅｈＴｒ、下側１ｃＮｃｈＴｒが並び、
かつ横方向には同一導電型のトランジスタが並んでいた
為、必ず上側のｐｃｈ Ｔｒと下側のＮｅｈ Ｔｒを接
続する必要があシ、必然的に上下方向の配線が増える為
、Ｋ９図、第１０図に示した例の様に２層の配線が増え
る。
には、Ｐｃｈ ＴｒとＮｅｈＴｒが第４図に示す様に図
面上の上側にＰｅｈＴｒ、下側１ｃＮｃｈＴｒが並び、
かつ横方向には同一導電型のトランジスタが並んでいた
為、必ず上側のｐｃｈ Ｔｒと下側のＮｅｈ Ｔｒを接
続する必要があシ、必然的に上下方向の配線が増える為
、Ｋ９図、第１０図に示した例の様に２層の配線が増え
る。
一般ＫＣＭＯＳゲートアレーにおいては機能ブロック上
を他の２層配線が通過する為、機能ブロック上で２層配
線を使用していると配線性が悪化し未配線が発生する可
能性が高くなる。
を他の２層配線が通過する為、機能ブロック上で２層配
線を使用していると配線性が悪化し未配線が発生する可
能性が高くなる。
また、機能ブロックを実現する上で必ず上のトランジス
タと下のトランジスタとをベアで使用しなければならな
いのでブロック作成の自由度が低いという欠点があった
。
タと下のトランジスタとをベアで使用しなければならな
いのでブロック作成の自由度が低いという欠点があった
。
また、基本セル上を走る電源及びＧＮＤ配線はＩ ＮＪ
ＡＡが多く用いられているが、配線のマイグージョンの
問題から、十分に太い配線を使用しなければならず、チ
ップ面積が増加するという欠点もあった。
ＡＡが多く用いられているが、配線のマイグージョンの
問題から、十分に太い配線を使用しなければならず、チ
ップ面積が増加するという欠点もあった。
本発明のマスタースライス方式のゲートアレー半導体系
積（ロ）路装置は、第１導電型ＩＶｉＯ８）シンジスタ
と第２導電型ＭＯ８）：ｔンジスタよシ構成される基本
セルをマトリックス状に配列してなるマスタースライス
方式のゲートアレー半導体集積回路装置において、第１
導電屋ＭＯＳトランジスタ群のゲート電極とが分離され
、かつ債方向に交互に並べられていることを特徴とする
。
積（ロ）路装置は、第１導電型ＩＶｉＯ８）シンジスタ
と第２導電型ＭＯ８）：ｔンジスタよシ構成される基本
セルをマトリックス状に配列してなるマスタースライス
方式のゲートアレー半導体集積回路装置において、第１
導電屋ＭＯＳトランジスタ群のゲート電極とが分離され
、かつ債方向に交互に並べられていることを特徴とする
。
第１図は本発明の第１の実施例の基本セルのレイアウト
図である。
図である。
第１図のｐｅｈ Ｔｒ １とＮＣｈＴｒ２と韮びは第５
図に示す様に２つずつＰｃｈ Ｔｒ、Ｎｃｈ Ｔｒが横
方向に並び、かつ、縦方向には、必ずｐｃｈ ＴｒとＮ
ｃｈＴｒとが並ぶ様になっている。
図に示す様に２つずつＰｃｈ Ｔｒ、Ｎｃｈ Ｔｒが横
方向に並び、かつ、縦方向には、必ずｐｃｈ ＴｒとＮ
ｃｈＴｒとが並ぶ様になっている。
電源配線７及びＧＮＤ配線８は、縦方向には、点線で示
す２層配線で行なわれている。−般に１層配線よシも２
層配線が厚いので配線のマイグ−ジョンに対して非常に
有洞である。−方図中実線で示す１層の電源及びＧＮＤ
配線は高々２セル分の電流が流れるのみであるから配線
幅は、さほど太くなくても問題ない。
す２層配線で行なわれている。−般に１層配線よシも２
層配線が厚いので配線のマイグ−ジョンに対して非常に
有洞である。−方図中実線で示す１層の電源及びＧＮＤ
配線は高々２セル分の電流が流れるのみであるから配線
幅は、さほど太くなくても問題ない。
本発明においては、ＰｃｈＴｒとＮｃｈＴｒのペアは、
従来例の様に縦方向だけでなく横方向にも選択すること
が出来るので、第３図に示す様に機能ブロックを実現す
ることが出来る。第３図（ａ）は第１１図と全く同じノ
ンインバーティングバッ７ア−を不発明のセルを利用し
実現したものである。
従来例の様に縦方向だけでなく横方向にも選択すること
が出来るので、第３図に示す様に機能ブロックを実現す
ることが出来る。第３図（ａ）は第１１図と全く同じノ
ンインバーティングバッ７ア−を不発明のセルを利用し
実現したものである。
第３図において実線は一層配線であシ、点線は２層配線
である。
である。
第３図（ａ）の機能ブロックの配ＭＩＬにおいては、２
層配＃１１ｔ−全く使用せずに互いのトランジスタを接
わ己すること出来ており配線性が向上している。
層配＃１１ｔ−全く使用せずに互いのトランジスタを接
わ己すること出来ており配線性が向上している。
また３人力ＡＮＤゲートを不発明の基本セルを利用して
実現した例を第３図（ｂ）〜（ｄ）Ｋ示す。第１２図に
示す回路図０Ｐｅｈ Ｔｒ １０１〜ｌ ０４とＮｃｈ
Ｔｒ２０１〜２０４とが第３図（ｂ）−（ｄ）の各々の
現した例であ〕、２層配線を使用せずに実現することが
可能であシ配線性が向上する。
実現した例を第３図（ｂ）〜（ｄ）Ｋ示す。第１２図に
示す回路図０Ｐｅｈ Ｔｒ １０１〜ｌ ０４とＮｃｈ
Ｔｒ２０１〜２０４とが第３図（ｂ）−（ｄ）の各々の
現した例であ〕、２層配線を使用せずに実現することが
可能であシ配線性が向上する。
−１第３図（ｃ） 、 （→は、従来と同様に、縦方向
のＰｃｈ Ｔｒ ＃とＮｃｈＴｒ群とを互いに接続した
例である。特に第３図（ｄ）Ｆｉ、第１０図の従来のセ
ルを使用したＡＮＤゲートの機能ブロックと全く同じで
あシ、従来の機能ブロックがそのまま利用出来る事を示
している。
のＰｃｈ Ｔｒ ＃とＮｃｈＴｒ群とを互いに接続した
例である。特に第３図（ｄ）Ｆｉ、第１０図の従来のセ
ルを使用したＡＮＤゲートの機能ブロックと全く同じで
あシ、従来の機能ブロックがそのまま利用出来る事を示
している。
また第３図（ｃｌ ＦｉＷ、 ３図（ｄ）と同じ様に縦
方向のＴｒ群を互いに接続しているが、機能ブロック全
構成しているセルの並び方が第３図（ｄ）と異なるので
、配線が若干異なっている。
方向のＴｒ群を互いに接続しているが、機能ブロック全
構成しているセルの並び方が第３図（ｄ）と異なるので
、配線が若干異なっている。
一般にゲートアレーにおいては、上で述べた様な単純ゲ
ートだけでなくラッチ、７リツプ・フロップ等のより大
きな機能ブロックがよく用いられるが、これらの大型機
能ブロックは、単純ゲートを複数個使用して実現してい
るので、本発明の基本セルを使用すれば、機能ブロック
作成の自由度が向上し、その結果配線性のよい機能ブロ
ックを作成することが出来る。
ートだけでなくラッチ、７リツプ・フロップ等のより大
きな機能ブロックがよく用いられるが、これらの大型機
能ブロックは、単純ゲートを複数個使用して実現してい
るので、本発明の基本セルを使用すれば、機能ブロック
作成の自由度が向上し、その結果配線性のよい機能ブロ
ックを作成することが出来る。
また、第１図に示した実施例ではＰｃｈ Ｔｒ群とＮｅ
ｈ Ｔｒ 群とが第５図に示す様に２個ずつ交互に並
んでいるが、第６図に示す様１ｃＰｅｈＴｒ群とＮｃｈ
Ｔｒ群とを１個づつ交互に横方向に並べてもよい。その
実施例を第２図に示す。第２図の第２の実施例において
は、第１図に示す第１の実施例の様にあらかじめ一層配
線による補助的な電源配線を引いておく必要はなく、機
能ブロック作成時必要に応じて２層の電源ラインから、
スルーホールを設置して１層で配線すればよいで、横方
向の補助電源配線は不要となシ、機能作成の自由度はよ
シ向上する。
ｈ Ｔｒ 群とが第５図に示す様に２個ずつ交互に並
んでいるが、第６図に示す様１ｃＰｅｈＴｒ群とＮｃｈ
Ｔｒ群とを１個づつ交互に横方向に並べてもよい。その
実施例を第２図に示す。第２図の第２の実施例において
は、第１図に示す第１の実施例の様にあらかじめ一層配
線による補助的な電源配線を引いておく必要はなく、機
能ブロック作成時必要に応じて２層の電源ラインから、
スルーホールを設置して１層で配線すればよいで、横方
向の補助電源配線は不要となシ、機能作成の自由度はよ
シ向上する。
以上説明したように本発明は基本セルのＰｃｈＴｒとＮ
ｃｈＴｒとを交互に並べ、基本セルへの電源供給′ｔ−
２層配線によって行ない、１層配Ｍは補助的に用いるこ
とによって、機能ブロックを実現する際の自由度が向上
するという効果があシ、その為、機能ブロックを実現す
る除に使用する２層の配置ｔ減らすことが出来、配線性
を向上させるという効果もある。
ｃｈＴｒとを交互に並べ、基本セルへの電源供給′ｔ−
２層配線によって行ない、１層配Ｍは補助的に用いるこ
とによって、機能ブロックを実現する際の自由度が向上
するという効果があシ、その為、機能ブロックを実現す
る除に使用する２層の配置ｔ減らすことが出来、配線性
を向上させるという効果もある。
また、電源配線が２層配線を使用しているので配線のマ
イグレーシ１７に対しても有利になる。
イグレーシ１７に対しても有利になる。
第１図は本発明の第１の実施例の基本セルレイアウト図
、第２図は本発明の第２の実施例の基本セルレイアウト
図、第３図は（Ａ）はノンインバーテイングバッファの
レイアウト図、第３図（ｂ）〜（山はＡＮＤゲートのレ
イアウト図、第４図は従来の基本セルのトランジスタ並
びにを示す模式図、第５図は本発明のｗｃｌの実施例の
基本セルのトランジスタ並びを示す模式図、第６図は本
発明の第２の実施例の基本セルのトランジスタ並びを示
す模式図、第７図はゲートアレーのチップ概略図、第８
図は従来の基本セルのレイアウト図、第９図は従来のノ
ンインバーテイングバッファのレイアウト図、第１θ図
は従来のＡ Ｎ Ｄゲートのレイアウト図、第１１図は
ノンインバーテイングバッファの等価回路図、第１２図
はＡＮＤゲートの等価回路図である。 １・・・・・・ＰチャンネルｆｉｈｉＯ８）、’ンジス
タ、２・・・・・・Ｎチャンネル星ｂｉｏｓト＝ンジス
タ、３・・・・・・Ｐｏ１ｙ−８ｔゲート、４・・・・
・・１拡散層、５・・・・・・Ｎ＋拡散層、７°・・°
・・電源（ＶＤＤ）配線、８・・・・・・ＧＮＤ配線、
９・・・・・・チップ、１０・・・・−Ｉ１０セル、１
１・・・・・・基本セル、１０１〜１０４・・・・・・
Ｐチャンネル型ＭＯＳトランジスタ、２０１〜２０４・
・・・−、Ｎチヤンネル型ＭＯＳトランジスタ、工１〜
工３・・・・・・入力端子、０・・・・・・出力端子。 代理人 弁理士 内 ＩＸ 証 −パ１−日
二） ガ１図 箭２図 つｒ１３ 図 の
ブｒラー３ 図（ｂン五３図ＣＣ）
五３図（ｔｂ箭４図 ｙｆＪｓ図 筋を図 ￥ｉ７図 ガ９図 ガ／ρ図
、第２図は本発明の第２の実施例の基本セルレイアウト
図、第３図は（Ａ）はノンインバーテイングバッファの
レイアウト図、第３図（ｂ）〜（山はＡＮＤゲートのレ
イアウト図、第４図は従来の基本セルのトランジスタ並
びにを示す模式図、第５図は本発明のｗｃｌの実施例の
基本セルのトランジスタ並びを示す模式図、第６図は本
発明の第２の実施例の基本セルのトランジスタ並びを示
す模式図、第７図はゲートアレーのチップ概略図、第８
図は従来の基本セルのレイアウト図、第９図は従来のノ
ンインバーテイングバッファのレイアウト図、第１θ図
は従来のＡ Ｎ Ｄゲートのレイアウト図、第１１図は
ノンインバーテイングバッファの等価回路図、第１２図
はＡＮＤゲートの等価回路図である。 １・・・・・・ＰチャンネルｆｉｈｉＯ８）、’ンジス
タ、２・・・・・・Ｎチャンネル星ｂｉｏｓト＝ンジス
タ、３・・・・・・Ｐｏ１ｙ−８ｔゲート、４・・・・
・・１拡散層、５・・・・・・Ｎ＋拡散層、７°・・°
・・電源（ＶＤＤ）配線、８・・・・・・ＧＮＤ配線、
９・・・・・・チップ、１０・・・・−Ｉ１０セル、１
１・・・・・・基本セル、１０１〜１０４・・・・・・
Ｐチャンネル型ＭＯＳトランジスタ、２０１〜２０４・
・・・−、Ｎチヤンネル型ＭＯＳトランジスタ、工１〜
工３・・・・・・入力端子、０・・・・・・出力端子。 代理人 弁理士 内 ＩＸ 証 −パ１−日
二） ガ１図 箭２図 つｒ１３ 図 の
ブｒラー３ 図（ｂン五３図ＣＣ）
五３図（ｔｂ箭４図 ｙｆＪｓ図 筋を図 ￥ｉ７図 ガ９図 ガ／ρ図
Claims (3)
- （１）第１導電型のＭＯＳトランジスタと第２導電型の
ＭＯＳトランジスタより構成される基本セルをマトリッ
クス状に配列してなるマスタースライス方式のゲートア
レー半導体集積回路装置において、第１導電型ＭＯＳト
ランジスタ群のゲート電極と第２導電型ＭＯＳトランジ
スタ群のゲート電極とが分離され、かつ横方向に交互に
並べられている事を特徴とするマスタースライス方式の
ゲートアレー半導体集積回路装置。 - （２）前記基本セルへの電源供給は主として２層配線に
よって行なわれる事を特徴とする請求の範囲第（１）項
記載のマスタースライス方式のゲートアレー半導体集積
回路装置。 - （３）縦方向及び横方向の前記第１導電型ＭＯＳトラン
ジスタ群と前記第２導電型ＭＯＳトランジスタ群とを相
互接続することによって機能ブロックが実現されている
ことを特徴とする特許請求の範囲第（１）項または第（
２）項記載のマスタースライス方式のゲートアレー半導
体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144368A JPH0831578B2 (ja) | 1986-06-19 | 1986-06-19 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
| US07/064,031 US4771327A (en) | 1986-06-19 | 1987-06-19 | Master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
| EP87108805A EP0249988A3 (en) | 1986-06-19 | 1987-06-19 | A master-slice integrated circuit having an improved arrangement of transistor elements for simplified wirings |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144368A JPH0831578B2 (ja) | 1986-06-19 | 1986-06-19 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63139A true JPS63139A (ja) | 1988-01-05 |
| JPH0831578B2 JPH0831578B2 (ja) | 1996-03-27 |
Family
ID=15360488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144368A Expired - Lifetime JPH0831578B2 (ja) | 1986-06-19 | 1986-06-19 | マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4771327A (ja) |
| EP (1) | EP0249988A3 (ja) |
| JP (1) | JPH0831578B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL194182C (nl) * | 1988-07-23 | 2001-08-03 | Samsung Electronics Co Ltd | Randloze moederschijf-halfgeleiderinrichting. |
| JPH0254576A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | ゲートアレイ |
| JPH02152254A (ja) * | 1988-12-02 | 1990-06-12 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5214299A (en) * | 1989-09-22 | 1993-05-25 | Unisys Corporation | Fast change standard cell digital logic chip |
| US5217916A (en) * | 1989-10-03 | 1993-06-08 | Trw Inc. | Method of making an adaptive configurable gate array |
| US5459340A (en) * | 1989-10-03 | 1995-10-17 | Trw Inc. | Adaptive configurable gate array |
| US5298774A (en) * | 1990-01-11 | 1994-03-29 | Mitsubishi Denki Kabushiki Kaisha | Gate array system semiconductor integrated circuit device |
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| EP0249988A3 (en) | 1990-05-16 |
| US4771327A (en) | 1988-09-13 |
| EP0249988A2 (en) | 1987-12-23 |
| JPH0831578B2 (ja) | 1996-03-27 |
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