JPH0722516A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0722516A JPH0722516A JP5190891A JP19089193A JPH0722516A JP H0722516 A JPH0722516 A JP H0722516A JP 5190891 A JP5190891 A JP 5190891A JP 19089193 A JP19089193 A JP 19089193A JP H0722516 A JPH0722516 A JP H0722516A
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- JP
- Japan
- Prior art keywords
- wiring layer
- gate electrode
- layer
- wiring
- mosfet
- Prior art date
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- Withdrawn
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高速動作化と高集積化とを実現した半導体集
積回路装置を提供する。 【構成】 チャンネル長が短くされ、又はチャンネル幅
が長くされてなるようなMOSFETのゲート電極に沿
ってその上部に絶縁膜を介して金属配線層を形成して、
上記ゲート電極の少なくとも両端側から入力信号を供給
する。 【効果】 ゲート電極上に入力信号用の金属配線が形成
されるから、レイアウト面積を増大させることなく高速
化が可能になる。
積回路装置を提供する。 【構成】 チャンネル長が短くされ、又はチャンネル幅
が長くされてなるようなMOSFETのゲート電極に沿
ってその上部に絶縁膜を介して金属配線層を形成して、
上記ゲート電極の少なくとも両端側から入力信号を供給
する。 【効果】 ゲート電極上に入力信号用の金属配線が形成
されるから、レイアウト面積を増大させることなく高速
化が可能になる。
Description
【0001】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にMOSFET(絶縁ゲート型電界効果トラ
ンジスタ)により構成されたものに利用して有効な技術
に関するものである。
に関し、特にMOSFET(絶縁ゲート型電界効果トラ
ンジスタ)により構成されたものに利用して有効な技術
に関するものである。
【0002】
【従来の技術】MOSFETにおいては、チャンネル長
(L)が短くなるほど、あるいはチャンネル幅(W)が
大きくなるほどゲート電極における抵抗値の影響が無視
できなくなり、スイッチ特性が悪くなる。このため、図
5に示すように、MOSFETのゲート電極の両端から
入力信号INを供給して、上記ゲート抵抗値の影響を低
減することが行われている。
(L)が短くなるほど、あるいはチャンネル幅(W)が
大きくなるほどゲート電極における抵抗値の影響が無視
できなくなり、スイッチ特性が悪くなる。このため、図
5に示すように、MOSFETのゲート電極の両端から
入力信号INを供給して、上記ゲート抵抗値の影響を低
減することが行われている。
【0003】
【発明が解決しようとする課題】2層構造の金属配線を
用いて上記のようにMOSFETのゲート電極の両端側
から入力信号を供給する回路では、MOSFETから出
力信号を取り出す信号線や、電源電圧を供給する配線等
との交差を避けるために、図5の点線で示すようにソー
ス,ドレイン拡散層を迂回するというような配線の引き
回すことが必要になってレイアウト面積が増大してしま
うという問題が生じる。
用いて上記のようにMOSFETのゲート電極の両端側
から入力信号を供給する回路では、MOSFETから出
力信号を取り出す信号線や、電源電圧を供給する配線等
との交差を避けるために、図5の点線で示すようにソー
ス,ドレイン拡散層を迂回するというような配線の引き
回すことが必要になってレイアウト面積が増大してしま
うという問題が生じる。
【0004】この発明の目的は、高速動作化と高集積化
とを実現した半導体集積回路装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
とを実現した半導体集積回路装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【0005】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなMOSFET
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなMOSFET
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給する。
【0006】
【作用】上記した手段によれば、ゲート電極上に入力信
号用の金属配線が形成されるから、レイアウト面積を増
大させることなく高速化が可能になる。
号用の金属配線が形成されるから、レイアウト面積を増
大させることなく高速化が可能になる。
【0007】
【実施例】図1には、この発明に係る半導体集積回路装
置に搭載される論理ゲート回路の一実施例のレイアウト
図が示されている。同図には、CMOS(相補型MO
S)構成のナンドゲート回路が代表として例示的に示さ
れている。同図の回路は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような半導体基板上にお
いて形成される。
置に搭載される論理ゲート回路の一実施例のレイアウト
図が示されている。同図には、CMOS(相補型MO
S)構成のナンドゲート回路が代表として例示的に示さ
れている。同図の回路は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような半導体基板上にお
いて形成される。
【0008】この実施例では、M1〜M3からなる3層
構造の金属配線層によって回路が構成される。特に制限
されないが、第1層目の金属配線層M1はタングステン
を主成分として形成され、第2層目及び第3層目の金属
配線層M2,M3はアルミニュウムを主成分として形成
される。
構造の金属配線層によって回路が構成される。特に制限
されないが、第1層目の金属配線層M1はタングステン
を主成分として形成され、第2層目及び第3層目の金属
配線層M2,M3はアルミニュウムを主成分として形成
される。
【0009】同図において、中央部に横方向に延長され
る第3層目の配線層M3からなる2本の入力信号線を挟
んで上側半分には2つのPチャンネル型MOSFET
(PMOS)が並列形態にされている。すなわち、中央
に設けられた拡散層Lを共通のソース領域とし、その両
側にそれぞれポリシリコン層FGからなるゲート電極を
挟んでドレイン領域としての拡散層Lが形成される。上
記ソース領域には、第1層目の配線層M1により電源電
圧VCCの供給が行われる。上記ソース領域に接続され
た配線層M1の他端側には、第1スルーホールTH1を
介して第2層目の配線層M2に接続され、第2のスルー
ホールTH2を介して第3層目の配線層M3に接続され
る。同図では省略されているが、この第3層目の配線層
M3が電源電圧VCCの供給線として延長される。上記
2つのMOSFETのドレインは、コンタクトLCNT
を介して第1層目の配線層M1により相互に接続され
る。
る第3層目の配線層M3からなる2本の入力信号線を挟
んで上側半分には2つのPチャンネル型MOSFET
(PMOS)が並列形態にされている。すなわち、中央
に設けられた拡散層Lを共通のソース領域とし、その両
側にそれぞれポリシリコン層FGからなるゲート電極を
挟んでドレイン領域としての拡散層Lが形成される。上
記ソース領域には、第1層目の配線層M1により電源電
圧VCCの供給が行われる。上記ソース領域に接続され
た配線層M1の他端側には、第1スルーホールTH1を
介して第2層目の配線層M2に接続され、第2のスルー
ホールTH2を介して第3層目の配線層M3に接続され
る。同図では省略されているが、この第3層目の配線層
M3が電源電圧VCCの供給線として延長される。上記
2つのMOSFETのドレインは、コンタクトLCNT
を介して第1層目の配線層M1により相互に接続され
る。
【0010】上記2つのPチャンネル型MOSFETに
対応して設けられる2つのポリシリコン層FGからなる
ゲート電極上には、それに沿って絶縁膜を介して第2層
目の配線層M2が形成される。上記ゲート電極を構成す
るFGは、コンタクトFCNTにより第1層目の配線層
M1と接続され、この配線層M1を介在させ第1のスル
ーホールTH1により第2層目の配線層M2と接続され
る。
対応して設けられる2つのポリシリコン層FGからなる
ゲート電極上には、それに沿って絶縁膜を介して第2層
目の配線層M2が形成される。上記ゲート電極を構成す
るFGは、コンタクトFCNTにより第1層目の配線層
M1と接続され、この配線層M1を介在させ第1のスル
ーホールTH1により第2層目の配線層M2と接続され
る。
【0011】上記中央部に横方向に延長される第3層目
の配線層M3からなる2本の入力信号線を挟んで下側半
分には2つのNチャンネル型MOSFET(NMOS)
が直列形態に接続される。すなわち、中央に設けられた
拡散層を共通のソース,ドレイン領域とし、その両側に
それぞれポリシリコン層FGからなるゲート電極を挟ん
でドレインとソースが形成される。直列形態にされた2
つのNチャンネル型MOSFETのうち、左側に配置さ
れるMOSFETのソース領域は、コンタクトLCNT
を介して第1層目の配線層M1に接続され、他端側は回
路の接地電位VSSに接続される。右側に配置されるM
OSFETのドレイン領域は、第1層目の配線層M1に
よりコンタクトLCNTを介して前記Pチャンネル型M
OSFETのドレインと接続される。これらの出力ノー
ドは、図示しない次段回路の入力に伝えられる。
の配線層M3からなる2本の入力信号線を挟んで下側半
分には2つのNチャンネル型MOSFET(NMOS)
が直列形態に接続される。すなわち、中央に設けられた
拡散層を共通のソース,ドレイン領域とし、その両側に
それぞれポリシリコン層FGからなるゲート電極を挟ん
でドレインとソースが形成される。直列形態にされた2
つのNチャンネル型MOSFETのうち、左側に配置さ
れるMOSFETのソース領域は、コンタクトLCNT
を介して第1層目の配線層M1に接続され、他端側は回
路の接地電位VSSに接続される。右側に配置されるM
OSFETのドレイン領域は、第1層目の配線層M1に
よりコンタクトLCNTを介して前記Pチャンネル型M
OSFETのドレインと接続される。これらの出力ノー
ドは、図示しない次段回路の入力に伝えられる。
【0012】次段回路に対して、上記の同様に第3層目
の配線層M3を用いて伝達するときには、第2層目の配
線層M2を介在させて上記第3層目の配線層M3に接続
される。特に制限されないが、次段回路が上記MOSF
ETに極近く配置される場合には、そのまま第1層目の
配線層M1により次段MOSFETのゲート付近まで延
びて、第2層目の配線層M2によりゲート電極の両端側
から信号供給を行うようにしてもよい。
の配線層M3を用いて伝達するときには、第2層目の配
線層M2を介在させて上記第3層目の配線層M3に接続
される。特に制限されないが、次段回路が上記MOSF
ETに極近く配置される場合には、そのまま第1層目の
配線層M1により次段MOSFETのゲート付近まで延
びて、第2層目の配線層M2によりゲート電極の両端側
から信号供給を行うようにしてもよい。
【0013】この実施例では、上記第1層目の配線層M
1によりMOSFETのソース,ドレインとの接続を行
い、第2層目の配線層M2を用いてゲート電極上に入力
信号用の配線を形成するものである。この構成では、第
1と第2の配線層M1とM2との間でマクス合わせ余裕
を採る必要がなく、同図のようにソース,ドレイン領域
及びゲート電極の大きさに対応させて各配線層M1,M
2を形成することができ、その実効的な抵抗値を小さく
することができる。
1によりMOSFETのソース,ドレインとの接続を行
い、第2層目の配線層M2を用いてゲート電極上に入力
信号用の配線を形成するものである。この構成では、第
1と第2の配線層M1とM2との間でマクス合わせ余裕
を採る必要がなく、同図のようにソース,ドレイン領域
及びゲート電極の大きさに対応させて各配線層M1,M
2を形成することができ、その実効的な抵抗値を小さく
することができる。
【0014】そして、MOSFETのゲート電極に供給
される入力信号は、その上に形成された抵抗値の小さな
第2層目の配線層M2を介して両端側から入力されるの
で、等価的なゲート電極の抵抗値を大幅に低減でき、ス
イッチング特性の改善を図ることができるとともに、ゲ
ート電極上に入力用の配線層M3が形成できるから横方
向のセルサイズを小さくできることによりレイアウト面
積を低減することができる。
される入力信号は、その上に形成された抵抗値の小さな
第2層目の配線層M2を介して両端側から入力されるの
で、等価的なゲート電極の抵抗値を大幅に低減でき、ス
イッチング特性の改善を図ることができるとともに、ゲ
ート電極上に入力用の配線層M3が形成できるから横方
向のセルサイズを小さくできることによりレイアウト面
積を低減することができる。
【0015】図2には、この発明に係る半導体集積回路
装置に搭載される論理ゲート回路の他の一実施例のレイ
アウト図が示されている。この実施例では、前記図1の
ようなナンドゲート回路を構成するときに、縦方向のセ
ルサイズを小さくするために、1層目ポリシリコン層F
Gからなるゲート電極と2層目の金属配線層をとの接続
を行うコンタクト部がチャンネル長方向に折り曲げられ
て構成される。このようにすることにより、図1では中
央部において縦方向に並べて配置されるコンタクトホー
ルFGとスルーホールTH1とが、Pチャンネル型MO
SFETの上側とNチャンネル型MOSFETの下側と
同様に横方向に並べられる。このため、縦方向のセルサ
イズを小さくすることができる。他の構成は、図1と同
様であるので、その説明を省略する。
装置に搭載される論理ゲート回路の他の一実施例のレイ
アウト図が示されている。この実施例では、前記図1の
ようなナンドゲート回路を構成するときに、縦方向のセ
ルサイズを小さくするために、1層目ポリシリコン層F
Gからなるゲート電極と2層目の金属配線層をとの接続
を行うコンタクト部がチャンネル長方向に折り曲げられ
て構成される。このようにすることにより、図1では中
央部において縦方向に並べて配置されるコンタクトホー
ルFGとスルーホールTH1とが、Pチャンネル型MO
SFETの上側とNチャンネル型MOSFETの下側と
同様に横方向に並べられる。このため、縦方向のセルサ
イズを小さくすることができる。他の構成は、図1と同
様であるので、その説明を省略する。
【0016】図3には、この発明に係る半導体集積回路
装置の一実施例の素子構造断面図が示されている。この
実施例では、上記のような論理ゲート回路が搭載される
ダイナミック型RAMにおけるアレイ部と間接周辺部の
素子構造が代表として例示的に示されている。
装置の一実施例の素子構造断面図が示されている。この
実施例では、上記のような論理ゲート回路が搭載される
ダイナミック型RAMにおけるアレイ部と間接周辺部の
素子構造が代表として例示的に示されている。
【0017】メモリセルの記憶キャパシタは、2層目の
ポリシリコン層SGをストレージノードとして用い、ア
ドレス選択用MOSFETの一方のソース,ドレインと
接続される。上記2層目ポリシリコン層はフィン構造と
され、薄いゲート絶縁膜を介して3層目ポリシリコン層
TGからなるプレート電極とにより構成される。アドレ
ス選択用MOSFETのゲートは、1層目ポリシリコン
層FGから構成される。アドレス選択用MOSFETの
他方のソース,ドレインは、上記FG、SG及びTGを
介在させて、1層目の配線層M1に接続される。この配
線層M1によりビット線(又はデータ線あるいはディジ
ット線)が構成される。
ポリシリコン層SGをストレージノードとして用い、ア
ドレス選択用MOSFETの一方のソース,ドレインと
接続される。上記2層目ポリシリコン層はフィン構造と
され、薄いゲート絶縁膜を介して3層目ポリシリコン層
TGからなるプレート電極とにより構成される。アドレ
ス選択用MOSFETのゲートは、1層目ポリシリコン
層FGから構成される。アドレス選択用MOSFETの
他方のソース,ドレインは、上記FG、SG及びTGを
介在させて、1層目の配線層M1に接続される。この配
線層M1によりビット線(又はデータ線あるいはディジ
ット線)が構成される。
【0018】間接周辺部には、2つのNチャンネル型M
OSFETが形成されている。1層目の配線層M1は、
コンタクトLCNTによりMOSFETのソース,ドレ
インに接続される。あるいは、1層目ポリシリコンFG
とはコンタクトFCNTにより接続される。上記1層目
の配線層M1と2層目の配線層M2とは、第1スルーホ
ールTH1を介して接続され、第2層目の配線層M2と
第3層目の配線層M3とは第2スルーホールTH2を介
して接続される。
OSFETが形成されている。1層目の配線層M1は、
コンタクトLCNTによりMOSFETのソース,ドレ
インに接続される。あるいは、1層目ポリシリコンFG
とはコンタクトFCNTにより接続される。上記1層目
の配線層M1と2層目の配線層M2とは、第1スルーホ
ールTH1を介して接続され、第2層目の配線層M2と
第3層目の配線層M3とは第2スルーホールTH2を介
して接続される。
【0019】上記のようにMOSFETのゲート電極の
両端に第2層目の配線層M2により入力信号を供給する
場合、上記のように第1スルーホールTH1を介してダ
ミーとしての第1層目の配線層M1に落とし、この第1
層目の配線層M1とコンタクトLCNTを介してゲート
電極としての1層目ポリシリコンFGに接続される。
両端に第2層目の配線層M2により入力信号を供給する
場合、上記のように第1スルーホールTH1を介してダ
ミーとしての第1層目の配線層M1に落とし、この第1
層目の配線層M1とコンタクトLCNTを介してゲート
電極としての1層目ポリシリコンFGに接続される。
【0020】入力信号を供給する第3層目の配線層M3
は、第2スルーホールTH2を介して第2層目の配線層
M2に接続される。例えば、出力信号を次段の回路に供
給するとき、第1層目の配線層M1は、第1スルーホー
ルTH1を介してダミーとしての第2層目の配線層M2
に接続され、この配線層M2を介在させて第2スルーホ
ールTH2を介して第3層目の配線層M3に導かれる。
は、第2スルーホールTH2を介して第2層目の配線層
M2に接続される。例えば、出力信号を次段の回路に供
給するとき、第1層目の配線層M1は、第1スルーホー
ルTH1を介してダミーとしての第2層目の配線層M2
に接続され、この配線層M2を介在させて第2スルーホ
ールTH2を介して第3層目の配線層M3に導かれる。
【0021】図4には、この発明を説明するためのMO
SFETの動作特性図が示されている。同図において
は、MOSFETのゲート電極に対して一端側(One en
d)から入力信号を供給した場合、両端(Both end) から
入力信号を供給した場合のゲート幅と遅延時間が示され
ている。同図は、コンピュータシュミレーションにより
モデル化した回路により求められたものであり、同図か
ら明らかなように、MOSFETの両端側の入力信号を
供給することにより、スイッチ特性を大幅に改善するこ
とが理解できる。
SFETの動作特性図が示されている。同図において
は、MOSFETのゲート電極に対して一端側(One en
d)から入力信号を供給した場合、両端(Both end) から
入力信号を供給した場合のゲート幅と遅延時間が示され
ている。同図は、コンピュータシュミレーションにより
モデル化した回路により求められたものであり、同図か
ら明らかなように、MOSFETの両端側の入力信号を
供給することにより、スイッチ特性を大幅に改善するこ
とが理解できる。
【0022】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) チャンネル長が短くされ、又はチャンネル幅が
長くされてなるようなMOSFETのゲート電極に沿っ
てその上部に絶縁膜を介して金属配線層を形成して、上
記ゲート電極の少なくとも両端側から入力信号を供給す
ることにより、レイアウト面積を増大させることなく高
速化が可能になるという効果が得られる。
記の通りである。すなわち、 (1) チャンネル長が短くされ、又はチャンネル幅が
長くされてなるようなMOSFETのゲート電極に沿っ
てその上部に絶縁膜を介して金属配線層を形成して、上
記ゲート電極の少なくとも両端側から入力信号を供給す
ることにより、レイアウト面積を増大させることなく高
速化が可能になるという効果が得られる。
【0023】(2) 上記MOSFETのゲート電極に
沿って形成される金属配線層を第2層目のものを用い、
MOSFETのソース,ドレインと接続される配線層を
第1層目の配線層を用いることにより、両者間において
マスク合わせ余裕を持たせる必要がなく、ゲート電極上
に形成される金属配線層の実効的な抵抗値を小さくする
ことができるという効果が得られる。
沿って形成される金属配線層を第2層目のものを用い、
MOSFETのソース,ドレインと接続される配線層を
第1層目の配線層を用いることにより、両者間において
マスク合わせ余裕を持たせる必要がなく、ゲート電極上
に形成される金属配線層の実効的な抵抗値を小さくする
ことができるという効果が得られる。
【0024】(3) 上記ゲート電極と第2層目の配線
層とは、ゲート電極の少なくとも一方の端部においてM
OSFETのチャンネル長さ方向に折り曲げられて、そ
こに1層目の配線層を介在させたコンクタト部を設ける
ことにより、チャンネル幅方向のセルサイズを小さくで
きるという効果が得られる。
層とは、ゲート電極の少なくとも一方の端部においてM
OSFETのチャンネル長さ方向に折り曲げられて、そ
こに1層目の配線層を介在させたコンクタト部を設ける
ことにより、チャンネル幅方向のセルサイズを小さくで
きるという効果が得られる。
【0025】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ンネル長が短くされ、又はチャンネル幅が長くされてな
るようなMOSFETは、前記実施例のようなナンドゲ
ート回路を構成するもの他、インバータ回路やノアゲー
ト回路を構成するもの等であって、高速スイッチ動作が
要求されるものに利用できる。配線層は、2層目M2と
3層目M3とを入れ換えてそれぞれ構成するものあって
もよい。この発明は、MOSFETを用いて構成される
半導体集積回路装置に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ンネル長が短くされ、又はチャンネル幅が長くされてな
るようなMOSFETは、前記実施例のようなナンドゲ
ート回路を構成するもの他、インバータ回路やノアゲー
ト回路を構成するもの等であって、高速スイッチ動作が
要求されるものに利用できる。配線層は、2層目M2と
3層目M3とを入れ換えてそれぞれ構成するものあって
もよい。この発明は、MOSFETを用いて構成される
半導体集積回路装置に広く利用できる。
【0026】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなMOSFET
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給することにより、レイアウト面積を増
大させることなく高速化が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなMOSFET
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給することにより、レイアウト面積を増
大させることなく高速化が可能になる。
【図1】この発明に係る半導体集積回路装置に搭載され
る論理ゲート回路の一実施例を示すレイアウト図であ
る。
る論理ゲート回路の一実施例を示すレイアウト図であ
る。
【図2】この発明に係る半導体集積回路装置に搭載され
る論理ゲート回路の他の一実施例を示すレイアウト図で
ある。
る論理ゲート回路の他の一実施例を示すレイアウト図で
ある。
【図3】この発明に係る半導体集積回路装置の一実施例
を示す素子構造断面図である。
を示す素子構造断面図である。
【図4】この発明を説明するためのMOSFETの動作
特性図である。
特性図である。
【図5】従来技術の一例を説明するための概略レイアウ
ト図である。
ト図である。
M1…第1層目の配線層、M2…第2層目の配線層、M
3…第3層目の配線層、TH1,TH2…スルーホー
ル、LCNT,FCNT…コンタクト、PMOS…Pチ
ャンネル型MOSFET、NMOS…Nチャンネル型M
OSFET、FG…1層目ポリシリコン(ゲート電
極)、SG…2層目ポリシリコン(ストレージノー
ド)、TG…3層目ポリシリコン(プレート)、W…チ
ャンネル幅。
3…第3層目の配線層、TH1,TH2…スルーホー
ル、LCNT,FCNT…コンタクト、PMOS…Pチ
ャンネル型MOSFET、NMOS…Nチャンネル型M
OSFET、FG…1層目ポリシリコン(ゲート電
極)、SG…2層目ポリシリコン(ストレージノー
ド)、TG…3層目ポリシリコン(プレート)、W…チ
ャンネル幅。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/8242 27/108 7210−4M H01L 27/10 325 P (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小松崎 勝雄 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (3)
- 【請求項1】 チャンネル長が短くされ、又はチャンネ
ル幅が長くされてなるMOSFETを備え、かかるMO
SFETのゲート電極に沿ってその上部に絶縁膜を介し
て金属配線層を形成して、上記ゲート電極の少なくとも
両端側から入力信号を供給することを特徴とする半導体
集積回路装置 - 【請求項2】 上記半導体集積回路装置は、3層の金属
配線層を持ち、第1層目の配線層によりMOSFETの
出力ノードに対応した配線を構成し、第2層目の配線層
により上記ゲート電極に沿って形成されて入力信号を供
給する配線を供給し、第3層目の配線層により比較的長
い入力又は出力用の信号配線を構成するものであること
を特徴とする請求項1の半導体集積回路装置。 - 【請求項3】 上記ゲート電極と第2層目の配線層と
は、ゲート電極の少なくとも一方の端部においてMOS
FETのチャンネル長さ方向に折り曲げられて、そこに
コンクタト部を設けて上記第1層目の配線層を介在させ
て接続させるものであることを特徴とする請求項2の半
導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5190891A JPH0722516A (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5190891A JPH0722516A (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0722516A true JPH0722516A (ja) | 1995-01-24 |
Family
ID=16265460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5190891A Withdrawn JPH0722516A (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0722516A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150658A (ja) * | 1998-11-12 | 2000-05-30 | Mitsubishi Electric Corp | 機能セルとその機能セルを含む半導体装置およびその機能セルを用いた半導体回路設計方法 |
US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
-
1993
- 1993-07-02 JP JP5190891A patent/JPH0722516A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000150658A (ja) * | 1998-11-12 | 2000-05-30 | Mitsubishi Electric Corp | 機能セルとその機能セルを含む半導体装置およびその機能セルを用いた半導体回路設計方法 |
US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
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A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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