JPH0722516A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0722516A JPH0722516A JP5190891A JP19089193A JPH0722516A JP H0722516 A JPH0722516 A JP H0722516A JP 5190891 A JP5190891 A JP 5190891A JP 19089193 A JP19089193 A JP 19089193A JP H0722516 A JPH0722516 A JP H0722516A
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- JP
- Japan
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- wiring layer
- gate electrode
- layer
- wiring
- mosfet
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高速動作化と高集積化とを実現した半導体集
積回路装置を提供する。 【構成】 チャンネル長が短くされ、又はチャンネル幅
が長くされてなるようなＭＯＳＦＥＴのゲート電極に沿
ってその上部に絶縁膜を介して金属配線層を形成して、
上記ゲート電極の少なくとも両端側から入力信号を供給
する。 【効果】 ゲート電極上に入力信号用の金属配線が形成
されるから、レイアウト面積を増大させることなく高速
化が可能になる。
積回路装置を提供する。 【構成】 チャンネル長が短くされ、又はチャンネル幅
が長くされてなるようなＭＯＳＦＥＴのゲート電極に沿
ってその上部に絶縁膜を介して金属配線層を形成して、
上記ゲート電極の少なくとも両端側から入力信号を供給
する。 【効果】 ゲート電極上に入力信号用の金属配線が形成
されるから、レイアウト面積を増大させることなく高速
化が可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）により構成されたものに利用して有効な技術
に関するものである。
に関し、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）により構成されたものに利用して有効な技術
に関するものである。
【０００２】
【従来の技術】ＭＯＳＦＥＴにおいては、チャンネル長
（Ｌ）が短くなるほど、あるいはチャンネル幅（Ｗ）が
大きくなるほどゲート電極における抵抗値の影響が無視
できなくなり、スイッチ特性が悪くなる。このため、図
５に示すように、ＭＯＳＦＥＴのゲート電極の両端から
入力信号ＩＮを供給して、上記ゲート抵抗値の影響を低
減することが行われている。
（Ｌ）が短くなるほど、あるいはチャンネル幅（Ｗ）が
大きくなるほどゲート電極における抵抗値の影響が無視
できなくなり、スイッチ特性が悪くなる。このため、図
５に示すように、ＭＯＳＦＥＴのゲート電極の両端から
入力信号ＩＮを供給して、上記ゲート抵抗値の影響を低
減することが行われている。
【０００３】
【発明が解決しようとする課題】２層構造の金属配線を
用いて上記のようにＭＯＳＦＥＴのゲート電極の両端側
から入力信号を供給する回路では、ＭＯＳＦＥＴから出
力信号を取り出す信号線や、電源電圧を供給する配線等
との交差を避けるために、図５の点線で示すようにソー
ス，ドレイン拡散層を迂回するというような配線の引き
回すことが必要になってレイアウト面積が増大してしま
うという問題が生じる。
用いて上記のようにＭＯＳＦＥＴのゲート電極の両端側
から入力信号を供給する回路では、ＭＯＳＦＥＴから出
力信号を取り出す信号線や、電源電圧を供給する配線等
との交差を避けるために、図５の点線で示すようにソー
ス，ドレイン拡散層を迂回するというような配線の引き
回すことが必要になってレイアウト面積が増大してしま
うという問題が生じる。
【０００４】この発明の目的は、高速動作化と高集積化
とを実現した半導体集積回路装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
とを実現した半導体集積回路装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなＭＯＳＦＥＴ
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなＭＯＳＦＥＴ
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給する。
【０００６】
【作用】上記した手段によれば、ゲート電極上に入力信
号用の金属配線が形成されるから、レイアウト面積を増
大させることなく高速化が可能になる。
号用の金属配線が形成されるから、レイアウト面積を増
大させることなく高速化が可能になる。
【０００７】
【実施例】図１には、この発明に係る半導体集積回路装
置に搭載される論理ゲート回路の一実施例のレイアウト
図が示されている。同図には、ＣＭＯＳ（相補型ＭＯ
Ｓ）構成のナンドゲート回路が代表として例示的に示さ
れている。同図の回路は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような半導体基板上にお
いて形成される。
置に搭載される論理ゲート回路の一実施例のレイアウト
図が示されている。同図には、ＣＭＯＳ（相補型ＭＯ
Ｓ）構成のナンドゲート回路が代表として例示的に示さ
れている。同図の回路は、公知の半導体集積回路の製造
技術により、単結晶シリコンのような半導体基板上にお
いて形成される。
【０００８】この実施例では、Ｍ１〜Ｍ３からなる３層
構造の金属配線層によって回路が構成される。特に制限
されないが、第１層目の金属配線層Ｍ１はタングステン
を主成分として形成され、第２層目及び第３層目の金属
配線層Ｍ２，Ｍ３はアルミニュウムを主成分として形成
される。
構造の金属配線層によって回路が構成される。特に制限
されないが、第１層目の金属配線層Ｍ１はタングステン
を主成分として形成され、第２層目及び第３層目の金属
配線層Ｍ２，Ｍ３はアルミニュウムを主成分として形成
される。
【０００９】同図において、中央部に横方向に延長され
る第３層目の配線層Ｍ３からなる２本の入力信号線を挟
んで上側半分には２つのＰチャンネル型ＭＯＳＦＥＴ
（ＰＭＯＳ）が並列形態にされている。すなわち、中央
に設けられた拡散層Ｌを共通のソース領域とし、その両
側にそれぞれポリシリコン層ＦＧからなるゲート電極を
挟んでドレイン領域としての拡散層Ｌが形成される。上
記ソース領域には、第１層目の配線層Ｍ１により電源電
圧ＶＣＣの供給が行われる。上記ソース領域に接続され
た配線層Ｍ１の他端側には、第１スルーホールＴＨ１を
介して第２層目の配線層Ｍ２に接続され、第２のスルー
ホールＴＨ２を介して第３層目の配線層Ｍ３に接続され
る。同図では省略されているが、この第３層目の配線層
Ｍ３が電源電圧ＶＣＣの供給線として延長される。上記
２つのＭＯＳＦＥＴのドレインは、コンタクトＬＣＮＴ
を介して第１層目の配線層Ｍ１により相互に接続され
る。
る第３層目の配線層Ｍ３からなる２本の入力信号線を挟
んで上側半分には２つのＰチャンネル型ＭＯＳＦＥＴ
（ＰＭＯＳ）が並列形態にされている。すなわち、中央
に設けられた拡散層Ｌを共通のソース領域とし、その両
側にそれぞれポリシリコン層ＦＧからなるゲート電極を
挟んでドレイン領域としての拡散層Ｌが形成される。上
記ソース領域には、第１層目の配線層Ｍ１により電源電
圧ＶＣＣの供給が行われる。上記ソース領域に接続され
た配線層Ｍ１の他端側には、第１スルーホールＴＨ１を
介して第２層目の配線層Ｍ２に接続され、第２のスルー
ホールＴＨ２を介して第３層目の配線層Ｍ３に接続され
る。同図では省略されているが、この第３層目の配線層
Ｍ３が電源電圧ＶＣＣの供給線として延長される。上記
２つのＭＯＳＦＥＴのドレインは、コンタクトＬＣＮＴ
を介して第１層目の配線層Ｍ１により相互に接続され
る。
【００１０】上記２つのＰチャンネル型ＭＯＳＦＥＴに
対応して設けられる２つのポリシリコン層ＦＧからなる
ゲート電極上には、それに沿って絶縁膜を介して第２層
目の配線層Ｍ２が形成される。上記ゲート電極を構成す
るＦＧは、コンタクトＦＣＮＴにより第１層目の配線層
Ｍ１と接続され、この配線層Ｍ１を介在させ第１のスル
ーホールＴＨ１により第２層目の配線層Ｍ２と接続され
る。
対応して設けられる２つのポリシリコン層ＦＧからなる
ゲート電極上には、それに沿って絶縁膜を介して第２層
目の配線層Ｍ２が形成される。上記ゲート電極を構成す
るＦＧは、コンタクトＦＣＮＴにより第１層目の配線層
Ｍ１と接続され、この配線層Ｍ１を介在させ第１のスル
ーホールＴＨ１により第２層目の配線層Ｍ２と接続され
る。
【００１１】上記中央部に横方向に延長される第３層目
の配線層Ｍ３からなる２本の入力信号線を挟んで下側半
分には２つのＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
が直列形態に接続される。すなわち、中央に設けられた
拡散層を共通のソース，ドレイン領域とし、その両側に
それぞれポリシリコン層ＦＧからなるゲート電極を挟ん
でドレインとソースが形成される。直列形態にされた２
つのＮチャンネル型ＭＯＳＦＥＴのうち、左側に配置さ
れるＭＯＳＦＥＴのソース領域は、コンタクトＬＣＮＴ
を介して第１層目の配線層Ｍ１に接続され、他端側は回
路の接地電位ＶＳＳに接続される。右側に配置されるＭ
ＯＳＦＥＴのドレイン領域は、第１層目の配線層Ｍ１に
よりコンタクトＬＣＮＴを介して前記Ｐチャンネル型Ｍ
ＯＳＦＥＴのドレインと接続される。これらの出力ノー
ドは、図示しない次段回路の入力に伝えられる。
の配線層Ｍ３からなる２本の入力信号線を挟んで下側半
分には２つのＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
が直列形態に接続される。すなわち、中央に設けられた
拡散層を共通のソース，ドレイン領域とし、その両側に
それぞれポリシリコン層ＦＧからなるゲート電極を挟ん
でドレインとソースが形成される。直列形態にされた２
つのＮチャンネル型ＭＯＳＦＥＴのうち、左側に配置さ
れるＭＯＳＦＥＴのソース領域は、コンタクトＬＣＮＴ
を介して第１層目の配線層Ｍ１に接続され、他端側は回
路の接地電位ＶＳＳに接続される。右側に配置されるＭ
ＯＳＦＥＴのドレイン領域は、第１層目の配線層Ｍ１に
よりコンタクトＬＣＮＴを介して前記Ｐチャンネル型Ｍ
ＯＳＦＥＴのドレインと接続される。これらの出力ノー
ドは、図示しない次段回路の入力に伝えられる。
【００１２】次段回路に対して、上記の同様に第３層目
の配線層Ｍ３を用いて伝達するときには、第２層目の配
線層Ｍ２を介在させて上記第３層目の配線層Ｍ３に接続
される。特に制限されないが、次段回路が上記ＭＯＳＦ
ＥＴに極近く配置される場合には、そのまま第１層目の
配線層Ｍ１により次段ＭＯＳＦＥＴのゲート付近まで延
びて、第２層目の配線層Ｍ２によりゲート電極の両端側
から信号供給を行うようにしてもよい。
の配線層Ｍ３を用いて伝達するときには、第２層目の配
線層Ｍ２を介在させて上記第３層目の配線層Ｍ３に接続
される。特に制限されないが、次段回路が上記ＭＯＳＦ
ＥＴに極近く配置される場合には、そのまま第１層目の
配線層Ｍ１により次段ＭＯＳＦＥＴのゲート付近まで延
びて、第２層目の配線層Ｍ２によりゲート電極の両端側
から信号供給を行うようにしてもよい。
【００１３】この実施例では、上記第１層目の配線層Ｍ
１によりＭＯＳＦＥＴのソース，ドレインとの接続を行
い、第２層目の配線層Ｍ２を用いてゲート電極上に入力
信号用の配線を形成するものである。この構成では、第
１と第２の配線層Ｍ１とＭ２との間でマクス合わせ余裕
を採る必要がなく、同図のようにソース，ドレイン領域
及びゲート電極の大きさに対応させて各配線層Ｍ１，Ｍ
２を形成することができ、その実効的な抵抗値を小さく
することができる。
１によりＭＯＳＦＥＴのソース，ドレインとの接続を行
い、第２層目の配線層Ｍ２を用いてゲート電極上に入力
信号用の配線を形成するものである。この構成では、第
１と第２の配線層Ｍ１とＭ２との間でマクス合わせ余裕
を採る必要がなく、同図のようにソース，ドレイン領域
及びゲート電極の大きさに対応させて各配線層Ｍ１，Ｍ
２を形成することができ、その実効的な抵抗値を小さく
することができる。
【００１４】そして、ＭＯＳＦＥＴのゲート電極に供給
される入力信号は、その上に形成された抵抗値の小さな
第２層目の配線層Ｍ２を介して両端側から入力されるの
で、等価的なゲート電極の抵抗値を大幅に低減でき、ス
イッチング特性の改善を図ることができるとともに、ゲ
ート電極上に入力用の配線層Ｍ３が形成できるから横方
向のセルサイズを小さくできることによりレイアウト面
積を低減することができる。
される入力信号は、その上に形成された抵抗値の小さな
第２層目の配線層Ｍ２を介して両端側から入力されるの
で、等価的なゲート電極の抵抗値を大幅に低減でき、ス
イッチング特性の改善を図ることができるとともに、ゲ
ート電極上に入力用の配線層Ｍ３が形成できるから横方
向のセルサイズを小さくできることによりレイアウト面
積を低減することができる。
【００１５】図２には、この発明に係る半導体集積回路
装置に搭載される論理ゲート回路の他の一実施例のレイ
アウト図が示されている。この実施例では、前記図１の
ようなナンドゲート回路を構成するときに、縦方向のセ
ルサイズを小さくするために、１層目ポリシリコン層Ｆ
Ｇからなるゲート電極と２層目の金属配線層をとの接続
を行うコンタクト部がチャンネル長方向に折り曲げられ
て構成される。このようにすることにより、図１では中
央部において縦方向に並べて配置されるコンタクトホー
ルＦＧとスルーホールＴＨ１とが、Ｐチャンネル型ＭＯ
ＳＦＥＴの上側とＮチャンネル型ＭＯＳＦＥＴの下側と
同様に横方向に並べられる。このため、縦方向のセルサ
イズを小さくすることができる。他の構成は、図１と同
様であるので、その説明を省略する。
装置に搭載される論理ゲート回路の他の一実施例のレイ
アウト図が示されている。この実施例では、前記図１の
ようなナンドゲート回路を構成するときに、縦方向のセ
ルサイズを小さくするために、１層目ポリシリコン層Ｆ
Ｇからなるゲート電極と２層目の金属配線層をとの接続
を行うコンタクト部がチャンネル長方向に折り曲げられ
て構成される。このようにすることにより、図１では中
央部において縦方向に並べて配置されるコンタクトホー
ルＦＧとスルーホールＴＨ１とが、Ｐチャンネル型ＭＯ
ＳＦＥＴの上側とＮチャンネル型ＭＯＳＦＥＴの下側と
同様に横方向に並べられる。このため、縦方向のセルサ
イズを小さくすることができる。他の構成は、図１と同
様であるので、その説明を省略する。
【００１６】図３には、この発明に係る半導体集積回路
装置の一実施例の素子構造断面図が示されている。この
実施例では、上記のような論理ゲート回路が搭載される
ダイナミック型ＲＡＭにおけるアレイ部と間接周辺部の
素子構造が代表として例示的に示されている。
装置の一実施例の素子構造断面図が示されている。この
実施例では、上記のような論理ゲート回路が搭載される
ダイナミック型ＲＡＭにおけるアレイ部と間接周辺部の
素子構造が代表として例示的に示されている。
【００１７】メモリセルの記憶キャパシタは、２層目の
ポリシリコン層ＳＧをストレージノードとして用い、ア
ドレス選択用ＭＯＳＦＥＴの一方のソース，ドレインと
接続される。上記２層目ポリシリコン層はフィン構造と
され、薄いゲート絶縁膜を介して３層目ポリシリコン層
ＴＧからなるプレート電極とにより構成される。アドレ
ス選択用ＭＯＳＦＥＴのゲートは、１層目ポリシリコン
層ＦＧから構成される。アドレス選択用ＭＯＳＦＥＴの
他方のソース，ドレインは、上記ＦＧ、ＳＧ及びＴＧを
介在させて、１層目の配線層Ｍ１に接続される。この配
線層Ｍ１によりビット線（又はデータ線あるいはディジ
ット線）が構成される。
ポリシリコン層ＳＧをストレージノードとして用い、ア
ドレス選択用ＭＯＳＦＥＴの一方のソース，ドレインと
接続される。上記２層目ポリシリコン層はフィン構造と
され、薄いゲート絶縁膜を介して３層目ポリシリコン層
ＴＧからなるプレート電極とにより構成される。アドレ
ス選択用ＭＯＳＦＥＴのゲートは、１層目ポリシリコン
層ＦＧから構成される。アドレス選択用ＭＯＳＦＥＴの
他方のソース，ドレインは、上記ＦＧ、ＳＧ及びＴＧを
介在させて、１層目の配線層Ｍ１に接続される。この配
線層Ｍ１によりビット線（又はデータ線あるいはディジ
ット線）が構成される。
【００１８】間接周辺部には、２つのＮチャンネル型Ｍ
ＯＳＦＥＴが形成されている。１層目の配線層Ｍ１は、
コンタクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレ
インに接続される。あるいは、１層目ポリシリコンＦＧ
とはコンタクトＦＣＮＴにより接続される。上記１層目
の配線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホ
ールＴＨ１を介して接続され、第２層目の配線層Ｍ２と
第３層目の配線層Ｍ３とは第２スルーホールＴＨ２を介
して接続される。
ＯＳＦＥＴが形成されている。１層目の配線層Ｍ１は、
コンタクトＬＣＮＴによりＭＯＳＦＥＴのソース，ドレ
インに接続される。あるいは、１層目ポリシリコンＦＧ
とはコンタクトＦＣＮＴにより接続される。上記１層目
の配線層Ｍ１と２層目の配線層Ｍ２とは、第１スルーホ
ールＴＨ１を介して接続され、第２層目の配線層Ｍ２と
第３層目の配線層Ｍ３とは第２スルーホールＴＨ２を介
して接続される。
【００１９】上記のようにＭＯＳＦＥＴのゲート電極の
両端に第２層目の配線層Ｍ２により入力信号を供給する
場合、上記のように第１スルーホールＴＨ１を介してダ
ミーとしての第１層目の配線層Ｍ１に落とし、この第１
層目の配線層Ｍ１とコンタクトＬＣＮＴを介してゲート
電極としての１層目ポリシリコンＦＧに接続される。
両端に第２層目の配線層Ｍ２により入力信号を供給する
場合、上記のように第１スルーホールＴＨ１を介してダ
ミーとしての第１層目の配線層Ｍ１に落とし、この第１
層目の配線層Ｍ１とコンタクトＬＣＮＴを介してゲート
電極としての１層目ポリシリコンＦＧに接続される。
【００２０】入力信号を供給する第３層目の配線層Ｍ３
は、第２スルーホールＴＨ２を介して第２層目の配線層
Ｍ２に接続される。例えば、出力信号を次段の回路に供
給するとき、第１層目の配線層Ｍ１は、第１スルーホー
ルＴＨ１を介してダミーとしての第２層目の配線層Ｍ２
に接続され、この配線層Ｍ２を介在させて第２スルーホ
ールＴＨ２を介して第３層目の配線層Ｍ３に導かれる。
は、第２スルーホールＴＨ２を介して第２層目の配線層
Ｍ２に接続される。例えば、出力信号を次段の回路に供
給するとき、第１層目の配線層Ｍ１は、第１スルーホー
ルＴＨ１を介してダミーとしての第２層目の配線層Ｍ２
に接続され、この配線層Ｍ２を介在させて第２スルーホ
ールＴＨ２を介して第３層目の配線層Ｍ３に導かれる。
【００２１】図４には、この発明を説明するためのＭＯ
ＳＦＥＴの動作特性図が示されている。同図において
は、ＭＯＳＦＥＴのゲート電極に対して一端側（One en
d)から入力信号を供給した場合、両端（Both end) から
入力信号を供給した場合のゲート幅と遅延時間が示され
ている。同図は、コンピュータシュミレーションにより
モデル化した回路により求められたものであり、同図か
ら明らかなように、ＭＯＳＦＥＴの両端側の入力信号を
供給することにより、スイッチ特性を大幅に改善するこ
とが理解できる。
ＳＦＥＴの動作特性図が示されている。同図において
は、ＭＯＳＦＥＴのゲート電極に対して一端側（One en
d)から入力信号を供給した場合、両端（Both end) から
入力信号を供給した場合のゲート幅と遅延時間が示され
ている。同図は、コンピュータシュミレーションにより
モデル化した回路により求められたものであり、同図か
ら明らかなように、ＭＯＳＦＥＴの両端側の入力信号を
供給することにより、スイッチ特性を大幅に改善するこ
とが理解できる。
【００２２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） チャンネル長が短くされ、又はチャンネル幅が
長くされてなるようなＭＯＳＦＥＴのゲート電極に沿っ
てその上部に絶縁膜を介して金属配線層を形成して、上
記ゲート電極の少なくとも両端側から入力信号を供給す
ることにより、レイアウト面積を増大させることなく高
速化が可能になるという効果が得られる。
記の通りである。すなわち、 （１） チャンネル長が短くされ、又はチャンネル幅が
長くされてなるようなＭＯＳＦＥＴのゲート電極に沿っ
てその上部に絶縁膜を介して金属配線層を形成して、上
記ゲート電極の少なくとも両端側から入力信号を供給す
ることにより、レイアウト面積を増大させることなく高
速化が可能になるという効果が得られる。
【００２３】（２） 上記ＭＯＳＦＥＴのゲート電極に
沿って形成される金属配線層を第２層目のものを用い、
ＭＯＳＦＥＴのソース，ドレインと接続される配線層を
第１層目の配線層を用いることにより、両者間において
マスク合わせ余裕を持たせる必要がなく、ゲート電極上
に形成される金属配線層の実効的な抵抗値を小さくする
ことができるという効果が得られる。
沿って形成される金属配線層を第２層目のものを用い、
ＭＯＳＦＥＴのソース，ドレインと接続される配線層を
第１層目の配線層を用いることにより、両者間において
マスク合わせ余裕を持たせる必要がなく、ゲート電極上
に形成される金属配線層の実効的な抵抗値を小さくする
ことができるという効果が得られる。
【００２４】（３） 上記ゲート電極と第２層目の配線
層とは、ゲート電極の少なくとも一方の端部においてＭ
ＯＳＦＥＴのチャンネル長さ方向に折り曲げられて、そ
こに１層目の配線層を介在させたコンクタト部を設ける
ことにより、チャンネル幅方向のセルサイズを小さくで
きるという効果が得られる。
層とは、ゲート電極の少なくとも一方の端部においてＭ
ＯＳＦＥＴのチャンネル長さ方向に折り曲げられて、そ
こに１層目の配線層を介在させたコンクタト部を設ける
ことにより、チャンネル幅方向のセルサイズを小さくで
きるという効果が得られる。
【００２５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ンネル長が短くされ、又はチャンネル幅が長くされてな
るようなＭＯＳＦＥＴは、前記実施例のようなナンドゲ
ート回路を構成するもの他、インバータ回路やノアゲー
ト回路を構成するもの等であって、高速スイッチ動作が
要求されるものに利用できる。配線層は、２層目Ｍ２と
３層目Ｍ３とを入れ換えてそれぞれ構成するものあって
もよい。この発明は、ＭＯＳＦＥＴを用いて構成される
半導体集積回路装置に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、チャ
ンネル長が短くされ、又はチャンネル幅が長くされてな
るようなＭＯＳＦＥＴは、前記実施例のようなナンドゲ
ート回路を構成するもの他、インバータ回路やノアゲー
ト回路を構成するもの等であって、高速スイッチ動作が
要求されるものに利用できる。配線層は、２層目Ｍ２と
３層目Ｍ３とを入れ換えてそれぞれ構成するものあって
もよい。この発明は、ＭＯＳＦＥＴを用いて構成される
半導体集積回路装置に広く利用できる。
【００２６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなＭＯＳＦＥＴ
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給することにより、レイアウト面積を増
大させることなく高速化が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、チャンネル長が短くされ、
又はチャンネル幅が長くされてなるようなＭＯＳＦＥＴ
のゲート電極に沿ってその上部に絶縁膜を介して金属配
線層を形成して、上記ゲート電極の少なくとも両端側か
ら入力信号を供給することにより、レイアウト面積を増
大させることなく高速化が可能になる。
【図１】この発明に係る半導体集積回路装置に搭載され
る論理ゲート回路の一実施例を示すレイアウト図であ
る。
る論理ゲート回路の一実施例を示すレイアウト図であ
る。
【図２】この発明に係る半導体集積回路装置に搭載され
る論理ゲート回路の他の一実施例を示すレイアウト図で
ある。
る論理ゲート回路の他の一実施例を示すレイアウト図で
ある。
【図３】この発明に係る半導体集積回路装置の一実施例
を示す素子構造断面図である。
を示す素子構造断面図である。
【図４】この発明を説明するためのＭＯＳＦＥＴの動作
特性図である。
特性図である。
【図５】従来技術の一例を説明するための概略レイアウ
ト図である。
ト図である。
Ｍ１…第１層目の配線層、Ｍ２…第２層目の配線層、Ｍ
３…第３層目の配線層、ＴＨ１，ＴＨ２…スルーホー
ル、ＬＣＮＴ，ＦＣＮＴ…コンタクト、ＰＭＯＳ…Ｐチ
ャンネル型ＭＯＳＦＥＴ、ＮＭＯＳ…Ｎチャンネル型Ｍ
ＯＳＦＥＴ、ＦＧ…１層目ポリシリコン（ゲート電
極）、ＳＧ…２層目ポリシリコン（ストレージノー
ド）、ＴＧ…３層目ポリシリコン（プレート）、Ｗ…チ
ャンネル幅。
３…第３層目の配線層、ＴＨ１，ＴＨ２…スルーホー
ル、ＬＣＮＴ，ＦＣＮＴ…コンタクト、ＰＭＯＳ…Ｐチ
ャンネル型ＭＯＳＦＥＴ、ＮＭＯＳ…Ｎチャンネル型Ｍ
ＯＳＦＥＴ、ＦＧ…１層目ポリシリコン（ゲート電
極）、ＳＧ…２層目ポリシリコン（ストレージノー
ド）、ＴＧ…３層目ポリシリコン（プレート）、Ｗ…チ
ャンネル幅。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｐ (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 小松崎 勝雄 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (3)
- 【請求項１】 チャンネル長が短くされ、又はチャンネ
ル幅が長くされてなるＭＯＳＦＥＴを備え、かかるＭＯ
ＳＦＥＴのゲート電極に沿ってその上部に絶縁膜を介し
て金属配線層を形成して、上記ゲート電極の少なくとも
両端側から入力信号を供給することを特徴とする半導体
集積回路装置 - 【請求項２】 上記半導体集積回路装置は、３層の金属
配線層を持ち、第１層目の配線層によりＭＯＳＦＥＴの
出力ノードに対応した配線を構成し、第２層目の配線層
により上記ゲート電極に沿って形成されて入力信号を供
給する配線を供給し、第３層目の配線層により比較的長
い入力又は出力用の信号配線を構成するものであること
を特徴とする請求項１の半導体集積回路装置。 - 【請求項３】 上記ゲート電極と第２層目の配線層と
は、ゲート電極の少なくとも一方の端部においてＭＯＳ
ＦＥＴのチャンネル長さ方向に折り曲げられて、そこに
コンクタト部を設けて上記第１層目の配線層を介在させ
て接続させるものであることを特徴とする請求項２の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190891A JPH0722516A (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5190891A JPH0722516A (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722516A true JPH0722516A (ja) | 1995-01-24 |
Family
ID=16265460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5190891A Withdrawn JPH0722516A (ja) | 1993-07-02 | 1993-07-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722516A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150658A (ja) * | 1998-11-12 | 2000-05-30 | Mitsubishi Electric Corp | 機能セルとその機能セルを含む半導体装置およびその機能セルを用いた半導体回路設計方法 |
| US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
-
1993
- 1993-07-02 JP JP5190891A patent/JPH0722516A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000150658A (ja) * | 1998-11-12 | 2000-05-30 | Mitsubishi Electric Corp | 機能セルとその機能セルを含む半導体装置およびその機能セルを用いた半導体回路設計方法 |
| US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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