JPS5824954A - アドレス制御方式 - Google Patents
アドレス制御方式Info
- Publication number
- JPS5824954A JPS5824954A JP12342681A JP12342681A JPS5824954A JP S5824954 A JPS5824954 A JP S5824954A JP 12342681 A JP12342681 A JP 12342681A JP 12342681 A JP12342681 A JP 12342681A JP S5824954 A JPS5824954 A JP S5824954A
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- address
- section
- control
- data
- address register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコンピュータシステムのアドレス制御方式に係
り、特にＯＰＵから独立したアドレスレジスタに、前記
ＯＰＵがアクセスする度に、前記アドレスレジスタを自
動的に更新する方式に関するＯ 従来ＯＰＵはそのハードウェアによってアドレス可能な
アドレス空間が固定されていた、この為該アドレス空間
では不十分な場合には、アドレス計算手段アドレス設定
手段を追加して拡張メモリを附加し、実質的なアドレス
空間の拡張が行なわれたが処理時間が長いという欠点が
あった。
り、特にＯＰＵから独立したアドレスレジスタに、前記
ＯＰＵがアクセスする度に、前記アドレスレジスタを自
動的に更新する方式に関するＯ 従来ＯＰＵはそのハードウェアによってアドレス可能な
アドレス空間が固定されていた、この為該アドレス空間
では不十分な場合には、アドレス計算手段アドレス設定
手段を追加して拡張メモリを附加し、実質的なアドレス
空間の拡張が行なわれたが処理時間が長いという欠点が
あった。
本発稠は前記欠点を解消して効率的なアドス変換が行な
える方式を提供することを目的とする。
える方式を提供することを目的とする。
この目的は中央処理装置ｆ（以下ＣＰＵと呼ぷ）のアド
レスレジスタにょゲＣ他装置のアドレス制御ヲ行なうコ
ンピータシステムにおいて、前記ＯＰＵから独立したア
ドレスレジスタを設け、該アドレスレジスタに対してコ
ンピュータシステムからアクセスされる毎に、前記アド
レスレジスタの内容を更新することを特徴とするアドレ
ス′制御方式により達成される。
レスレジスタにょゲＣ他装置のアドレス制御ヲ行なうコ
ンピータシステムにおいて、前記ＯＰＵから独立したア
ドレスレジスタを設け、該アドレスレジスタに対してコ
ンピュータシステムからアクセスされる毎に、前記アド
レスレジスタの内容を更新することを特徴とするアドレ
ス′制御方式により達成される。
以下図面を使って本発明の詳細な説明する。
第１図は本発明の一実施例を示す全体のブロック図であ
る。図において、１はＣＰＵ部、２はＲＯＭ部、３はＲ
ＡＭ部、４は７０部、５は拡張部６は制御ハス、７はア
ドレスバス、８はテータバスである。
る。図において、１はＣＰＵ部、２はＲＯＭ部、３はＲ
ＡＭ部、４は７０部、５は拡張部６は制御ハス、７はア
ドレスバス、８はテータバスである。
第２図は本発明の一実施例を示す拡張部５の詳細な動作
を示すブロック図である。
を示すブロック図である。
図において、１０はアドレス制御部、１１ｉ２７’一タ
匍ｌ＠部、１２はＲＯＭテーフ′ル部（又ζま拡張デー
タメモ’Ｊ）、１３はシステム制御部くスとの接続１．
１４はシステムアドレスノぐス、１５ｉ２システムデー
タバスとの接続線、１６は拡張部番こアクセスが行なわ
れた事をアドレス制御部（こ知らせる１６号線、１７は
拡張アドレス線、１８に拡張データ線である口 第３図は本発明の一実施例をｉＴアドレス物制御部とデ
ータ制御部の詳細を示す）゛クツ２図である。
匍ｌ＠部、１２はＲＯＭテーフ′ル部（又ζま拡張デー
タメモ’Ｊ）、１３はシステム制御部くスとの接続１．
１４はシステムアドレスノぐス、１５ｉ２システムデー
タバスとの接続線、１６は拡張部番こアクセスが行なわ
れた事をアドレス制御部（こ知らせる１６号線、１７は
拡張アドレス線、１８に拡張データ線である口 第３図は本発明の一実施例をｉＴアドレス物制御部とデ
ータ制御部の詳細を示す）゛クツ２図である。
図において、１９はクロック、２０はライト１６号、２
１はアドレスレコーダ出力線、２２Ｌｔアト９レスレコ
ーダ出力線、２３はアドレスｖ コ−タ’ 出力線、５
０はゲートＡ、５１ｉ２ゲートＢ１５２ｉ１ゲートＣ１
５３はゲートＤ ＣＡＮＤ回路）、５４はゲートＥ１５
５はゲートＦ１５６ζまＯＲゲートＧ１５８は３ステー
トノくツファＡ、５９ｉま３ステートバッフ７Ｂ、６０
はアトｖスｖコ−）’ｉ ６１はマルチプレクサ、６２
はＦ’ＦＡ（アドレスバスタＡ）、６３はＦＦＢ （ア
ドレスレジスタＢ）、６４は加算器、６５はアドレスレ
コーダＢである。
１はアドレスレコーダ出力線、２２Ｌｔアト９レスレコ
ーダ出力線、２３はアドレスｖ コ−タ’ 出力線、５
０はゲートＡ、５１ｉ２ゲートＢ１５２ｉ１ゲートＣ１
５３はゲートＤ ＣＡＮＤ回路）、５４はゲートＥ１５
５はゲートＦ１５６ζまＯＲゲートＧ１５８は３ステー
トノくツファＡ、５９ｉま３ステートバッフ７Ｂ、６０
はアトｖスｖコ−）’ｉ ６１はマルチプレクサ、６２
はＦ’ＦＡ（アドレスバスタＡ）、６３はＦＦＢ （ア
ドレスレジスタＢ）、６４は加算器、６５はアドレスレ
コーダＢである。
第４図は本発明の一実施例の一変形を示すブロック図で
ある。
ある。
図において、３０はインターフェース用１（、ＡＭ。
３１はハンドシェーク線、７０は０ＰＵＡ、７２は０Ｐ
ＵＢ。
ＵＢ。
さて、固定アドレス空ｈ１］では不士分な場合には拡張
メモリが付加され、実質的なアドレス空間の拡張が行な
われる。例えば拡張部５は、ＭＴとのアクセスを行なう
場合のようｆよンーケンシャルなデータの蓄秩やコード
変換テーブルの様な固定的なデータの飲み書きに使用さ
れている。
メモリが付加され、実質的なアドレス空間の拡張が行な
われる。例えば拡張部５は、ＭＴとのアクセスを行なう
場合のようｆよンーケンシャルなデータの蓄秩やコード
変換テーブルの様な固定的なデータの飲み書きに使用さ
れている。
また、０ＰＵＩがＲＯＭテーブル１２からＮワードのデ
ータを飲み出す動作を例にして説明すると、０ＰＵＩは
先づ、ＲＯＭテーブル１２の飲み出し先頭番地を指定す
る為にシステムアドレス１４にアドレスレジスタＡ６２
のアドレスを、システムデータバス１５にＲ（ＪＭテー
ブル１２の飲み出し、先頭番地を設定してアドレス制御
部１０１こ書き込む、つづいてアドレスレジスタＡ６２
の加算値を指定する為にシステムアドレスバス１４に加
η値レジスタアドレス、システムデータバス−こ加算値
を設定してアドレス制御部１０に書き込む。
ータを飲み出す動作を例にして説明すると、０ＰＵＩは
先づ、ＲＯＭテーブル１２の飲み出し先頭番地を指定す
る為にシステムアドレス１４にアドレスレジスタＡ６２
のアドレスを、システムデータバス１５にＲ（ＪＭテー
ブル１２の飲み出し、先頭番地を設定してアドレス制御
部１０１こ書き込む、つづいてアドレスレジスタＡ６２
の加算値を指定する為にシステムアドレスバス１４に加
η値レジスタアドレス、システムデータバス−こ加算値
を設定してアドレス制御部１０に書き込む。
また、拡張データメモリの１回目の断口出しを行なう為
にシステムアドレスバス１４ｊこデータ制御部アドレス
を設定してデータ制御部１１のｄみ出しを行なうと、シ
ステムデータバス１５１こアドレスレジスタＡ６２で指
定されたアドレスに格納されていたデータが読み出され
てくる。１５０み出しが完了すると拡張アドレス線１７
ｉこは断み出し先飴番地に加算値が加えられた値が出力
され次回のアクセスの準備している。続いてＲＯＭテー
ブル１２の断み出し動作を（Ｎ−１）回実行することに
より、Ｎワードのデータの読み出しが１丁なわれる。
にシステムアドレスバス１４ｊこデータ制御部アドレス
を設定してデータ制御部１１のｄみ出しを行なうと、シ
ステムデータバス１５１こアドレスレジスタＡ６２で指
定されたアドレスに格納されていたデータが読み出され
てくる。１５０み出しが完了すると拡張アドレス線１７
ｉこは断み出し先飴番地に加算値が加えられた値が出力
され次回のアクセスの準備している。続いてＲＯＭテー
ブル１２の断み出し動作を（Ｎ−１）回実行することに
より、Ｎワードのデータの読み出しが１丁なわれる。
次にアドレス制御部とデータ制御部を詐しく説明する。
アドレス制御部１０には、拡張アドレスを保持している
アドレスレジスタＡ６２と該アドレスレジスタＡ６２に
加算又は減算する価を保持しているアドレスレジスタＢ
６３とＦＦＡ６２とＦＦＢ６３の内容を加算（又は減算
）してアドレスレジスタに設定する新しい値を計算する
加算器６４等から構成されている。
アドレスレジスタＡ６２と該アドレスレジスタＡ６２に
加算又は減算する価を保持しているアドレスレジスタＢ
６３とＦＦＡ６２とＦＦＢ６３の内容を加算（又は減算
）してアドレスレジスタに設定する新しい値を計算する
加算器６４等から構成されている。
データ制御部１１内には、双方向性ドライバ／レシーバ
（５８，，５９）とアクセス通知信号１６を作るＡＮＤ
回路５３等より構成されている。
（５８，，５９）とアクセス通知信号１６を作るＡＮＤ
回路５３等より構成されている。
また、アドレスレジスタＡ６２にアクセス先頭アドレス
を設定する機能は次の様憂こして行なわれる。
を設定する機能は次の様憂こして行なわれる。
■ システムアドレスバス１４に拡張アドレスレジスタ
のアドレスが設定され、アドレスレコーダＡ６０が動作
し、その出力線２１が付勢され、！ルナプレクサ６１が
システムデータバス１５の内容をアドレスレジスタＡ６
２の入力とする。
のアドレスが設定され、アドレスレコーダＡ６０が動作
し、その出力線２１が付勢され、！ルナプレクサ６１が
システムデータバス１５の内容をアドレスレジスタＡ６
２の入力とする。
■ 一方、ライト信号２０とクロック１９０）ＡＮＤさ
れた信号が、グー）Ａ５０．ゲートＢ５１、ゲートＧ５
６を通ってアドレスレジスタＡ６２のクロック入力とし
て与えられる。
れた信号が、グー）Ａ５０．ゲートＢ５１、ゲートＧ５
６を通ってアドレスレジスタＡ６２のクロック入力とし
て与えられる。
■ ■、■の動作ζこよりアドレスレジスタＡ６２には
、アクセス先頭アドレスが設定され、拡張アドレス線１
７に出力される。
、アクセス先頭アドレスが設定され、拡張アドレス線１
７に出力される。
なお、アドレスレジスタＢ６３に加算値を設定する手順
も、前記アドレスレジスタＡ６２にアクセス先頭アドレ
スを設定するのと同様な手順で行なわれる。
も、前記アドレスレジスタＡ６２にアクセス先頭アドレ
スを設定するのと同様な手順で行なわれる。
次にＲＯＭテーブル１２にアクセスが行なわれた時の動
作については ■ システムアドレスバス１４にデータ制御部アドレス
が設定され、アドレスデコーダＢ５１が動作し、該アド
レスデコーダＢ５１の出力線２３が付勢され、ＡＮＤゲ
ートであるゲートＤ ５３、ゲートＥ５４、ゲートＦ５
５に導かわる。
作については ■ システムアドレスバス１４にデータ制御部アドレス
が設定され、アドレスデコーダＢ５１が動作し、該アド
レスデコーダＢ５１の出力線２３が付勢され、ＡＮＤゲ
ートであるゲートＤ ５３、ゲートＥ５４、ゲートＦ５
５に導かわる。
■ もし、ライト信号２０が１１′であれば３ステート
バツフアＡ５８がシステムデータ線１５の内容を拡張デ
ータ線１８に伝え、簀き込みが行なわれる。逆（こライ
ト信号か１０′であればか行なわれる。
バツフアＡ５８がシステムデータ線１５の内容を拡張デ
ータ線１８に伝え、簀き込みが行なわれる。逆（こライ
ト信号か１０′であればか行なわれる。
■ 一方、ＡＮＤゲートであるゲートＤ５３の出力はア
ク七ス通知信号１６として、ＯＲゲートＧ５６を経てア
ドレスレジスタＡ６２のクロック入力となる。この時、
アドレスレジスタＡ６２のデータ入力をこけ、加算器６
４の出力がマルチプレクサ６１を経て与えられている。
ク七ス通知信号１６として、ＯＲゲートＧ５６を経てア
ドレスレジスタＡ６２のクロック入力となる。この時、
アドレスレジスタＡ６２のデータ入力をこけ、加算器６
４の出力がマルチプレクサ６１を経て与えられている。
この為、ＲＯＭテーブル部１２にアクセスが行なわれる
度にアドレスレジスタＡ６２の内存が自動的Ｉこ更新さ
れる。
度にアドレスレジスタＡ６２の内存が自動的Ｉこ更新さ
れる。
次に第４図を参考にして本発明の他の実施例について述
べる。蚊例では２組の制御部にはさまれたインタフェー
ス用ＲＡＭ３０の使用権は、ハンドシェーク線３１によ
り受は渡しされた０ＰＵＡ７０から０ＰＵＢ７１にＭワ
ードのデータを転送する例で動作を説明する。
べる。蚊例では２組の制御部にはさまれたインタフェー
ス用ＲＡＭ３０の使用権は、ハンドシェーク線３１によ
り受は渡しされた０ＰＵＡ７０から０ＰＵＢ７１にＭワ
ードのデータを転送する例で動作を説明する。
■ ハンドシェーク＃３１により０ＰＵＡ７０がインタ
フェース用ＲＡＭ３０の使用権を獲得する。
フェース用ＲＡＭ３０の使用権を獲得する。
■ アドレス制御ｓ１旧こ、「書き込み先頭アドレス」
と［アドレス加３ｉｌ値」を設定する。
と［アドレス加３ｉｌ値」を設定する。
■ データ制御部１１にＭ回の連続した書き込みを行な
う〇 ■ ハンドシェーク線３１により、０ＰＵ７１にデータ
の読み出し動作を行なうことを指示する〇■ アドレス
制御部１０に［読出し先頭アドレス−１と［アドレス力
［＋算値］を設定する。
う〇 ■ ハンドシェーク線３１により、０ＰＵ７１にデータ
の読み出し動作を行なうことを指示する〇■ アドレス
制御部１０に［読出し先頭アドレス−１と［アドレス力
［＋算値］を設定する。
（６）データ制御部１１にＭ回の連続したル？み出しを
行なう。
行なう。
■ ハンドシェーク線３１により、０ＰＵＡ７０（こデ
ータ断み出し動作が完了したことを通知する。
ータ断み出し動作が完了したことを通知する。
更に他の実施例としてはアドレス加算値が固定（例えば
′１′ ）である場合がある。この場合は第３図のアド
レスレジスタＡ６２をカウンタに置き換え、マルチプレ
クサ６１、アドレスレジスタＢ６３、加算器６４を省略
する。そしてＣＰＵの動作面でも、アドレス加′に仙の
設定動作が不要になる。
′１′ ）である場合がある。この場合は第３図のアド
レスレジスタＡ６２をカウンタに置き換え、マルチプレ
クサ６１、アドレスレジスタＢ６３、加算器６４を省略
する。そしてＣＰＵの動作面でも、アドレス加′に仙の
設定動作が不要になる。
以上説明した様に、従来方式暑こ較べて約３分の１の手
順で拡張アドレス変換が行なえるとともに、ＣＰＵ間で
の高速データ転送動作が実現できるという効果がある。
順で拡張アドレス変換が行なえるとともに、ＣＰＵ間で
の高速データ転送動作が実現できるという効果がある。
第１図は本発明の一実施例を示す全体のブロック図であ
る。 第２図は本発明の一実施例を示す拡張部５の詳細な動作
を示すブロック図である。 第３図は本発明の一実施例を示すアドレス制御部とデー
タ制御部の詳細を示すブロック図である。 第４図は本発明の一実施例の一変形を示すブロック図で
ある。 記号の説明、１・・・ＣＰＵ部、２・・・ＲＯＭ部、３
−ＲＡＭ部、４・・・１０部、５・・・拡張部、６・・
・制御バス、７・−アドレスバス、８・・・データバス
、１０・・・アドレス制御部、１１・・・データ制御部
、１２・・・ＲＯＭテーブル部（又は拡張データメモリ
）、１３・・・システム制御パスとの接続線、１４・・
・システムアドレスバス、１５・・・システムデータバ
スとの接続線、１６・・・拡張部にアクセスか行ＩＳわ
れた事をアドレス制御部に知らせる信号線、１７・・・
拡張アドレス線、１８・・・拡張データ絆、１９・・・
クロック、２０・・ライト信号、２１・・・アドレスレ
コーダ出力線、２２・・・アドレスレコーダ出力線、２
３・・・アドレスレコーダ出力線、５０・・・ゲートＡ
、５１・・・ゲートＢ１５２・・ゲートＣ１５３・・・
ゲートＤ（ＡＮＤ回路）、５４・・・ゲートＥ１５５・
・・ゲートＦ１５６・・・ＯＲゲグーＧ、５８・・・３
ステートバツフアＡ１５９・・・３ステートバツフアＢ
１６０・・・アドレスレコードＡ、６１・・・マルチプ
レクサ、６２・・・ＦＦＡ（アドレスレジスタＡ）、６
３・・・Ｆ Ｆ Ｂ （アドレスレジスタＢ）、６４・
・・刀ａ掬器、６５・・・アドレスレコーダＢ０ ５ 湊 ２ 目
る。 第２図は本発明の一実施例を示す拡張部５の詳細な動作
を示すブロック図である。 第３図は本発明の一実施例を示すアドレス制御部とデー
タ制御部の詳細を示すブロック図である。 第４図は本発明の一実施例の一変形を示すブロック図で
ある。 記号の説明、１・・・ＣＰＵ部、２・・・ＲＯＭ部、３
−ＲＡＭ部、４・・・１０部、５・・・拡張部、６・・
・制御バス、７・−アドレスバス、８・・・データバス
、１０・・・アドレス制御部、１１・・・データ制御部
、１２・・・ＲＯＭテーブル部（又は拡張データメモリ
）、１３・・・システム制御パスとの接続線、１４・・
・システムアドレスバス、１５・・・システムデータバ
スとの接続線、１６・・・拡張部にアクセスか行ＩＳわ
れた事をアドレス制御部に知らせる信号線、１７・・・
拡張アドレス線、１８・・・拡張データ絆、１９・・・
クロック、２０・・ライト信号、２１・・・アドレスレ
コーダ出力線、２２・・・アドレスレコーダ出力線、２
３・・・アドレスレコーダ出力線、５０・・・ゲートＡ
、５１・・・ゲートＢ１５２・・ゲートＣ１５３・・・
ゲートＤ（ＡＮＤ回路）、５４・・・ゲートＥ１５５・
・・ゲートＦ１５６・・・ＯＲゲグーＧ、５８・・・３
ステートバツフアＡ１５９・・・３ステートバツフアＢ
１６０・・・アドレスレコードＡ、６１・・・マルチプ
レクサ、６２・・・ＦＦＡ（アドレスレジスタＡ）、６
３・・・Ｆ Ｆ Ｂ （アドレスレジスタＢ）、６４・
・・刀ａ掬器、６５・・・アドレスレコーダＢ０ ５ 湊 ２ 目
Claims (1)
- 中央処理装置（以下ＯＰＵと呼ぶ）のアドレスレジスタ
によって他装置のアドレス制御を行なうコンピュータシ
ステムにおいて、前記ＯＰＵから独立したアドレスレジ
スタを設け、該アドレスレジスタに対してコンピュータ
システムからアクセスされる毎に、前記アドレスレジス
タの内容を更新することを特徴とするアドレス制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342681A JPS5824954A (ja) | 1981-08-06 | 1981-08-06 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12342681A JPS5824954A (ja) | 1981-08-06 | 1981-08-06 | アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824954A true JPS5824954A (ja) | 1983-02-15 |
| JPH0223892B2 JPH0223892B2 (ja) | 1990-05-25 |
Family
ID=14860262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12342681A Granted JPS5824954A (ja) | 1981-08-06 | 1981-08-06 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824954A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57130457A (en) * | 1981-02-04 | 1982-08-12 | Sanyo Electric Co Ltd | Mass assembling method of semiconductor device |
| JPS59197946A (ja) * | 1983-04-25 | 1984-11-09 | Nec Corp | メモリ装置 |
| JPS59223880A (ja) * | 1983-06-03 | 1984-12-15 | Hitachi Ltd | 画像処理方法および装置 |
| JPS60142438A (ja) * | 1983-12-28 | 1985-07-27 | Daihatsu Diesel Kk | デ−タログ用外部記憶装置 |
| JPS6215642A (ja) * | 1985-07-13 | 1987-01-24 | Micro Eng:Kk | ２アクセス方式メモリ装置 |
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| JPS62130438A (ja) * | 1985-11-30 | 1987-06-12 | Fujitsu Ltd | メモリアクセス方式 |
| JPH0328942A (ja) * | 1989-06-26 | 1991-02-07 | Rohm Co Ltd | キー操作機器用ｒｏｍデータ読出装置 |
| JPH03160543A (ja) * | 1989-11-13 | 1991-07-10 | Internatl Business Mach Corp <Ibm> | 拡張アドレス指定回路 |
Citations (4)
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| JPS5299027A (en) * | 1976-02-16 | 1977-08-19 | Hitachi Ltd | Address designating system |
| JPS5495126A (en) * | 1978-01-13 | 1979-07-27 | Hitachi Ltd | Display device |
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-
1981
- 1981-08-06 JP JP12342681A patent/JPS5824954A/ja active Granted
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| JPS6215642A (ja) * | 1985-07-13 | 1987-01-24 | Micro Eng:Kk | ２アクセス方式メモリ装置 |
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| JPS6242385A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electric Ind Co Ltd | メモリの制御装置 |
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| JPH0328942A (ja) * | 1989-06-26 | 1991-02-07 | Rohm Co Ltd | キー操作機器用ｒｏｍデータ読出装置 |
| JPH03160543A (ja) * | 1989-11-13 | 1991-07-10 | Internatl Business Mach Corp <Ibm> | 拡張アドレス指定回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223892B2 (ja) | 1990-05-25 |
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