JPS6242247A - キヤツシユメモリ制御方式 - Google Patents
キヤツシユメモリ制御方式Info
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- JPS6242247A JPS6242247A JP60182216A JP18221685A JPS6242247A JP S6242247 A JPS6242247 A JP S6242247A JP 60182216 A JP60182216 A JP 60182216A JP 18221685 A JP18221685 A JP 18221685A JP S6242247 A JPS6242247 A JP S6242247A
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- JP
- Japan
- Prior art keywords
- memory
- main memory
- access
- cache memory
- flag
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
主メモリとプロセ、すとの間にキャッシュメモリと呼ば
れる高速度のアクセスが可能なバッファメモリを設ける
ことによpメモリアクセスの高速化を図っている情報処
理装置において、アクセスすべき領域がキャッシュメモ
リ上に存在する確率が低いプログラムの実行等に際する
オーバへ、ドを減少させるため、主メモリに直接アクセ
スすべきことを表示するフラグを設けて、該フラグの表
示により、メモリアクセス手順全制御する方式を開示し
ている。
れる高速度のアクセスが可能なバッファメモリを設ける
ことによpメモリアクセスの高速化を図っている情報処
理装置において、アクセスすべき領域がキャッシュメモ
リ上に存在する確率が低いプログラムの実行等に際する
オーバへ、ドを減少させるため、主メモリに直接アクセ
スすべきことを表示するフラグを設けて、該フラグの表
示により、メモリアクセス手順全制御する方式を開示し
ている。
本発明はプロセッサのメモリアクセスに際する制御に関
するものであって、特に主メモリとプロセッサとの闇に
設けられた高速度のバッファメモリ(以下キャッシュメ
モリとも言5)を使用するか否かを、プログラム等の態
様に応じて選択することの可能な制御方式に係る。
するものであって、特に主メモリとプロセッサとの闇に
設けられた高速度のバッファメモリ(以下キャッシュメ
モリとも言5)を使用するか否かを、プログラム等の態
様に応じて選択することの可能な制御方式に係る。
情報処理装置において、主メモリの容量は相当程度に大
であることが要求される。
であることが要求される。
一方、プロセ、すは、その処理速度の点において年々向
上し、小形のものにおいても非常に高速なものが実現し
つつある。
上し、小形のものにおいても非常に高速なものが実現し
つつある。
そして、プロセッサの高速化と共に情報処理装置におい
て、メモリアクセスに要する時間が、従来以上に情報処
理装置の性能上の隘路となることが多くなって来た。
て、メモリアクセスに要する時間が、従来以上に情報処
理装置の性能上の隘路となることが多くなって来た。
そのため、主メモリを高速化したいと言う要求が強く存
在する所でるるが、高速度のアクセスが可能なメモリは
高価格でおる上、消費電力も大であるから、大容量の主
メモリを高速度のメモリで構成することは、特別の理由
のない限り不可能でおる。
在する所でるるが、高速度のアクセスが可能なメモリは
高価格でおる上、消費電力も大であるから、大容量の主
メモリを高速度のメモリで構成することは、特別の理由
のない限り不可能でおる。
このような事情から、生メモリとプロセッサとの間にキ
ャッシュメモリと呼ばれる小容量ではあるが高速度のバ
ッファメモIJ Th設けて、プロセッサからのメモリ
アクセスに際しては、該邑するアドレスの主メモリの領
域の内容がキャッシュメモリに転写されているか否かk
RJNべ、転写されていれば、これにアクセスし、若
し転与されていなければ、プロセッサが主メモリに直接
アクセスしてデータを得ると共に、該データをキャッシ
ュメモリに転写しておくと言う制at行なうことにより
、同一アドレスに対する2回目以降のアクセスについて
は王メモリにアクセスすること無く、キャッシュメモリ
からデータを得られることによる効果によってメモリア
クセスを平均的に高速化する方式が採られることが多い
。
ャッシュメモリと呼ばれる小容量ではあるが高速度のバ
ッファメモIJ Th設けて、プロセッサからのメモリ
アクセスに際しては、該邑するアドレスの主メモリの領
域の内容がキャッシュメモリに転写されているか否かk
RJNべ、転写されていれば、これにアクセスし、若
し転与されていなければ、プロセッサが主メモリに直接
アクセスしてデータを得ると共に、該データをキャッシ
ュメモリに転写しておくと言う制at行なうことにより
、同一アドレスに対する2回目以降のアクセスについて
は王メモリにアクセスすること無く、キャッシュメモリ
からデータを得られることによる効果によってメモリア
クセスを平均的に高速化する方式が採られることが多い
。
上述したような、従来の主メモリとプロセッサとの間に
キャッシュメモリを設けてメモリアクセスを高速化する
方式において、キャッシュメモリは主メモリに比してそ
の容量が小であるから、主メモリの内容を転写すべき空
領域が無くなると、新旧のデータの入れ替えを行なう必
要を生じ、そのための制御が必要となる。
キャッシュメモリを設けてメモリアクセスを高速化する
方式において、キャッシュメモリは主メモリに比してそ
の容量が小であるから、主メモリの内容を転写すべき空
領域が無くなると、新旧のデータの入れ替えを行なう必
要を生じ、そのための制御が必要となる。
これは単に主メモリにアクセスするだけの場合より制御
が複雑であるから、キャッシュメモリのデータの入れ替
えが頻繁に発生するような条件のときには、そのオーバ
ヘッドによって、キャッシュメモリを設けた場合の方が
キャッシュメモリを設けない場合よシアクセス速度が遅
くなることがあると言う問題点があった。
が複雑であるから、キャッシュメモリのデータの入れ替
えが頻繁に発生するような条件のときには、そのオーバ
ヘッドによって、キャッシュメモリを設けた場合の方が
キャッシュメモリを設けない場合よシアクセス速度が遅
くなることがあると言う問題点があった。
本発明は、このような従来の問題点に檻み、必要に応じ
てギヤ、シュメモリの作動を停止せしめることを可能に
すること罠よシキャッシュメモリのデータ入れ替えのた
め生ずるオーバへ、ドによる性能の低下を防止すること
のできる制御方式を提供することを目的としている。
てギヤ、シュメモリの作動を停止せしめることを可能に
すること罠よシキャッシュメモリのデータ入れ替えのた
め生ずるオーバへ、ドによる性能の低下を防止すること
のできる制御方式を提供することを目的としている。
そしてこの目的は本発明によ、れば特許請求の範囲に記
載のとおシ、主メモリとプロセッサとの間に高速度のバ
ッファメモリヲ有し、メモリへのアクセスに際しては、
主メモリの該当するアドレスの領域の写しがバッファメ
モリ上に有れば該バッファメモリにアクセスし、一方該
当するアドレスの領域の写しがバッファメモリ上に無け
れば生メモリに直接アクセスすると共に主メモリ上の該
アドレスにより特定される領域の内容をバッファメモリ
に転写する如く制御が行なわれる情報処理装置において
、主メモリに直接アクセスすべきことをフラグとして表
示する手段を設け、該フラグによる表示が成されている
ときは、生メモリの該当するアドレスの領域がバッファ
メモリ上に存在するか否かに関係なく直接主メモリにア
クセスすることを特徴とするキャッシュメモリ制御方式
により達成される。
載のとおシ、主メモリとプロセッサとの間に高速度のバ
ッファメモリヲ有し、メモリへのアクセスに際しては、
主メモリの該当するアドレスの領域の写しがバッファメ
モリ上に有れば該バッファメモリにアクセスし、一方該
当するアドレスの領域の写しがバッファメモリ上に無け
れば生メモリに直接アクセスすると共に主メモリ上の該
アドレスにより特定される領域の内容をバッファメモリ
に転写する如く制御が行なわれる情報処理装置において
、主メモリに直接アクセスすべきことをフラグとして表
示する手段を設け、該フラグによる表示が成されている
ときは、生メモリの該当するアドレスの領域がバッファ
メモリ上に存在するか否かに関係なく直接主メモリにア
クセスすることを特徴とするキャッシュメモリ制御方式
により達成される。
第1図は本発明の第1の実施例を示すプロッり図であっ
て、本発明を実施する基本的な構成の例を示すものであ
る。
て、本発明を実施する基本的な構成の例を示すものであ
る。
第1図において、1はプロセッサ、2はプロセッサとキ
ャッシュメモリとの間のデータ転送路、3はキャッシュ
メモリ、4は比較器、5aインバータ、6I・6.はア
ンド回路、7はオア回路、8はフラグ、9はアドレスレ
ジスタを表わしている。
ャッシュメモリとの間のデータ転送路、3はキャッシュ
メモリ、4は比較器、5aインバータ、6I・6.はア
ンド回路、7はオア回路、8はフラグ、9はアドレスレ
ジスタを表わしている。
通常フラグ8は10″となっていて、メモリアクセスの
ためメモリリクエスト信号が“1″になるとアドレスレ
ジスタ9の内容がキャッジ、メモリ3の各アドレスと次
々比較され同一のアドレスがあれば該アドレスに対応す
るキャッシュメモリ上のデータが転送路2金経由してプ
ロセッサに転送される・ アドレスレジスタ9の内容と同一のアドレスがキャッシ
ュメモリ3上に存在しない場合は比較器4の出力が11
”となってアンド回路6.の出力が、オア回路7を経由
してバス使用要求信号として出力される。
ためメモリリクエスト信号が“1″になるとアドレスレ
ジスタ9の内容がキャッジ、メモリ3の各アドレスと次
々比較され同一のアドレスがあれば該アドレスに対応す
るキャッシュメモリ上のデータが転送路2金経由してプ
ロセッサに転送される・ アドレスレジスタ9の内容と同一のアドレスがキャッシ
ュメモリ3上に存在しない場合は比較器4の出力が11
”となってアンド回路6.の出力が、オア回路7を経由
してバス使用要求信号として出力される。
このバス使用要求信号はプロセ、す1と主メモリ間のバ
スを確保するためのもので、これによりバスが確保され
ると、主メモリの該当するアドレスに対するアクセスが
行なわれる。
スを確保するためのもので、これによりバスが確保され
ると、主メモリの該当するアドレスに対するアクセスが
行なわれる。
7ラグ8がセットされて′l”になっている状態ではメ
モリリクエスト信号が″1#になると同時にアンド回路
61の出力“1″がオア回路7t−経由して直ちにバス
使用要求信号が出力ちれ、バスが確保され次第直接主メ
モリにアクセスする。
モリリクエスト信号が″1#になると同時にアンド回路
61の出力“1″がオア回路7t−経由して直ちにバス
使用要求信号が出力ちれ、バスが確保され次第直接主メ
モリにアクセスする。
そして、このときには、キャッシュメモリが使用される
ことが無いのでデータの入れ替えなどのオーバヘッドは
失じない。
ことが無いのでデータの入れ替えなどのオーバヘッドは
失じない。
フラグ8のセットに関しては、ハードウェアからの起動
要求に応じてプロセッサのファームウェアにより制御す
る方法を採る場合の他、フラグをセットまたはリセット
する命令t−設けて、これl用いてオペレーティングシ
ステム(OS)が制御する方式としても良い。
要求に応じてプロセッサのファームウェアにより制御す
る方法を採る場合の他、フラグをセットまたはリセット
する命令t−設けて、これl用いてオペレーティングシ
ステム(OS)が制御する方式としても良い。
また、命令体系上メモリにアクセスする命令全通常のア
クセス全行なうものと生メモリに直接アクセスするもの
との2系統設けるか、あるいは、メモリアクセス命令に
アクセス方式を指定することのできる機能を持たせて、
これによりフラグ8を駆動せしめることも可1ヒである
。
クセス全行なうものと生メモリに直接アクセスするもの
との2系統設けるか、あるいは、メモリアクセス命令に
アクセス方式を指定することのできる機能を持たせて、
これによりフラグ8を駆動せしめることも可1ヒである
。
第2図は本発明の第2の実施例を示すブロック図であっ
て、1〜9は第1図と同様であり、101110mはカ
ウンタ、11はタイマ、12は割算器、13.14は比
較器を表わしている。
て、1〜9は第1図と同様であり、101110mはカ
ウンタ、11はタイマ、12は割算器、13.14は比
較器を表わしている。
第2図に示した実施例は、本発明に係るメモリアクセス
制御用のフラグのセット、リセットを、キャッシュメモ
リのヒツト率を検出してその結果に応じて自動的に行な
うものである。
制御用のフラグのセット、リセットを、キャッシュメモ
リのヒツト率を検出してその結果に応じて自動的に行な
うものである。
すなわち、メモリアクセスのためのアドレスレジスタ4
の内容とキャッシュメモリ3の谷アドレス値とが一致し
なかったため比較器4の出力が″1#になる都度これが
カウンタ10.全歩進させ、一方、メモIJ リクエス
ト信号の発生の都度これによってカウンタ10.全歩進
させる。これによってカウンタ108にはメモリアクセ
スの回数が、一方カウンタ101にはその間に該当する
データがキャッシュメモリ3に存在しなかった回数が累
積される。これらの値(カウンタ10□の値をA1カウ
ンタ10.の値をBとする)を割算器12に入力してA
/B ’Ik求める。
の内容とキャッシュメモリ3の谷アドレス値とが一致し
なかったため比較器4の出力が″1#になる都度これが
カウンタ10.全歩進させ、一方、メモIJ リクエス
ト信号の発生の都度これによってカウンタ10.全歩進
させる。これによってカウンタ108にはメモリアクセ
スの回数が、一方カウンタ101にはその間に該当する
データがキャッシュメモリ3に存在しなかった回数が累
積される。これらの値(カウンタ10□の値をA1カウ
ンタ10.の値をBとする)を割算器12に入力してA
/B ’Ik求める。
そして、この値(A/B ) を比較器13によって閾
値αと比較して、α> (A/B )の条件を潰すとき
、セット信号を発生させてこれにより7ラグ8をセット
する。一方、比較器14によってA/Bと閾値βとを比
較して、β((A/B )の条件を満足するとき、リセ
ット信号を発生させて、これによりフラグ8をリセット
する。
値αと比較して、α> (A/B )の条件を潰すとき
、セット信号を発生させてこれにより7ラグ8をセット
する。一方、比較器14によってA/Bと閾値βとを比
較して、β((A/B )の条件を満足するとき、リセ
ット信号を発生させて、これによりフラグ8をリセット
する。
前述のカウンタ10□およびカウンタ10.はタイマ1
1によって一定時間ごとにリセットさ粗一方、該一定時
間ごとのカウンタの値が割算器12によって処理される
如く制御されるので、一定時間間隔ごとのキャッシュメ
モリのヒツト率が測定され、これによってヒツト率の小
なるときは自動的に7ラグ8がセットされて、直接生メ
モリへのアクセスが行なわれ、ヒツト率が大になると再
び自動的にフラグ8がリセットされて、キャッシュメモ
リを用いた通常のアクセスに戻る。
1によって一定時間ごとにリセットさ粗一方、該一定時
間ごとのカウンタの値が割算器12によって処理される
如く制御されるので、一定時間間隔ごとのキャッシュメ
モリのヒツト率が測定され、これによってヒツト率の小
なるときは自動的に7ラグ8がセットされて、直接生メ
モリへのアクセスが行なわれ、ヒツト率が大になると再
び自動的にフラグ8がリセットされて、キャッシュメモ
リを用いた通常のアクセスに戻る。
本実施例の回路は、このような動作全行なうので、α、
βの値全適切に選ぶことにより、効率的なメモリアクセ
スを行なうことが可能となる。また、本実施例において
は、キャッシュメモリの不良などによるヒツト率の低下
などの場合にもこれを補償する効果を生ずる。
βの値全適切に選ぶことにより、効率的なメモリアクセ
スを行なうことが可能となる。また、本実施例において
は、キャッシュメモリの不良などによるヒツト率の低下
などの場合にもこれを補償する効果を生ずる。
第3図は本発明の第1の実施例の応用例を示す図であっ
て、複数のプロセッサが割シ込み等によp主記憶の共通
領域(固定アドレス)をアクセスする場合に本発明を適
用して直接主メモリにアクセスする場合を表わしている
。
て、複数のプロセッサが割シ込み等によp主記憶の共通
領域(固定アドレス)をアクセスする場合に本発明を適
用して直接主メモリにアクセスする場合を表わしている
。
第3図において、15は主メモリ、16はキャッジ、メ
モリ1.17Fiキヤツシユメモリ2.18はブロモ、
す1.19はブロモ、す2を表わしている。
モリ1.17Fiキヤツシユメモリ2.18はブロモ、
す1.19はブロモ、す2を表わしている。
この応用例においては、主メモリの共通領域の内容とキ
ャッシュメモリの内容とが矛盾を生ずることが無く、複
数のブロモ、すがそれぞれキャッシュメモリにアクセス
すること拠より生ずるオーバヘッドの損失を生ずること
が無い。
ャッシュメモリの内容とが矛盾を生ずることが無く、複
数のブロモ、すがそれぞれキャッシュメモリにアクセス
すること拠より生ずるオーバヘッドの損失を生ずること
が無い。
第4図は第3図の応用例における複数のブロモ、すが主
記憶の共通領域にアクセスする場合の割り込み処理につ
いて、流れ図によって説明したものである。
記憶の共通領域にアクセスする場合の割り込み処理につ
いて、流れ図によって説明したものである。
〔発明の効果)
以上詳細に説明したように、本発明の方式によれば、キ
ャッシュメモリ上にデータが存在する確率が低いような
使用条件のときに意識的あるいは自動的にフラグをセッ
トして直接主メモリにアクセスすることが可能であるか
ら、メモリリクエスト信号が出たとき、バス使用要求を
直ちに発出出来ることにより主メモリへのア)セスの迅
速化が図れる利点がアシ、更にキャッシュメモリのデー
タの入れ替えに係るバスの占有等の事態の発生を低減せ
しめると共に、ブロモ、すの処理のオーバヘッドによる
性能の低下全防止し得るから効果は犬である。
ャッシュメモリ上にデータが存在する確率が低いような
使用条件のときに意識的あるいは自動的にフラグをセッ
トして直接主メモリにアクセスすることが可能であるか
ら、メモリリクエスト信号が出たとき、バス使用要求を
直ちに発出出来ることにより主メモリへのア)セスの迅
速化が図れる利点がアシ、更にキャッシュメモリのデー
タの入れ替えに係るバスの占有等の事態の発生を低減せ
しめると共に、ブロモ、すの処理のオーバヘッドによる
性能の低下全防止し得るから効果は犬である。
第1図は本発明の第1の実施例のブロック図1第2図は
本発明の第2の実施例のブロック図1第3図は本発明の
応用例を示す図、第4図は割シ込み処理の流れ図である
。 1.18.19・・・ブロモ、す、 2・・・データ転
送路、 3・・・キャッシュメモリ、 4.13.14
・・・比較器、 5・・・インバータ、6.〜64・
・・アンド回路、 7・・・オア回路、 8・・・
フラグ、9・・・アドレスレジスタ、 10s、10
g・・・カウンタ、 11・・・タイマ、 12・
・・割算器、15・・・主メモリ、 16・・・キャ
ッシュメモリ1.17・・・キャッシュメモリ2、 1
8・・・プロセッサ1、19・・・ブロモ、す2 ;τ二\ 代理人弁理士 井 桁 貞 −□。 本発明め第1の実施例のブロック間 第 l コ 未発用の第2の実施例のプ゛ロッグ目 水発間の応用例を九す図
本発明の第2の実施例のブロック図1第3図は本発明の
応用例を示す図、第4図は割シ込み処理の流れ図である
。 1.18.19・・・ブロモ、す、 2・・・データ転
送路、 3・・・キャッシュメモリ、 4.13.14
・・・比較器、 5・・・インバータ、6.〜64・
・・アンド回路、 7・・・オア回路、 8・・・
フラグ、9・・・アドレスレジスタ、 10s、10
g・・・カウンタ、 11・・・タイマ、 12・
・・割算器、15・・・主メモリ、 16・・・キャ
ッシュメモリ1.17・・・キャッシュメモリ2、 1
8・・・プロセッサ1、19・・・ブロモ、す2 ;τ二\ 代理人弁理士 井 桁 貞 −□。 本発明め第1の実施例のブロック間 第 l コ 未発用の第2の実施例のプ゛ロッグ目 水発間の応用例を九す図
Claims (1)
- 主メモリとプロセッサとの間に高速度のバッファメモリ
を有し、メモリへのアクセスに際しては、主メモリの該
当するアドレスの領域の写しがバッファメモリ上に有れ
ば該バッファメモリにアクセスし、一方該当するアドレ
スの領域の写しがバッファメモリ上に無ければ主メモリ
に直接アクセスすると共に主メモリ上の該アドレスによ
り特定される領域の内容をバッファメモリに転写する如
く制御が行なわれる情報処理装置において、主メモリに
直接アクセスすべきことをフラグとして表示する手段を
設け、該フラグによる表示が成されているときは、主メ
モリの該当するアドレスの領域がバッファメモリ上に存
在するか否かに関係なく直接主メモリにアクセスするこ
とを特徴とするキャッシュメモリ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60182216A JPS6242247A (ja) | 1985-08-20 | 1985-08-20 | キヤツシユメモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60182216A JPS6242247A (ja) | 1985-08-20 | 1985-08-20 | キヤツシユメモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6242247A true JPS6242247A (ja) | 1987-02-24 |
Family
ID=16114377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60182216A Pending JPS6242247A (ja) | 1985-08-20 | 1985-08-20 | キヤツシユメモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6242247A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0495145A (ja) * | 1990-08-07 | 1992-03-27 | Hitachi Ltd | 計算機システム |
JPH0844625A (ja) * | 1994-07-28 | 1996-02-16 | Nec Software Ltd | バッファキャッシュ機構 |
US8612685B2 (en) | 2007-10-11 | 2013-12-17 | Nec Corporation | Processor, information processing device and cache control method of processor |
JP2013546035A (ja) * | 2010-09-20 | 2013-12-26 | クゥアルコム・インコーポレイテッド | マルチプルプロセッサ計算プラットフォームにおけるプロセッサ間通信技法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5730170A (en) * | 1980-07-28 | 1982-02-18 | Fujitsu Ltd | Buffer memory control system |
JPS60196860A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | キヤツシユメモリ制御方式 |
-
1985
- 1985-08-20 JP JP60182216A patent/JPS6242247A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5730170A (en) * | 1980-07-28 | 1982-02-18 | Fujitsu Ltd | Buffer memory control system |
JPS60196860A (ja) * | 1984-03-21 | 1985-10-05 | Hitachi Ltd | キヤツシユメモリ制御方式 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0495145A (ja) * | 1990-08-07 | 1992-03-27 | Hitachi Ltd | 計算機システム |
JPH0844625A (ja) * | 1994-07-28 | 1996-02-16 | Nec Software Ltd | バッファキャッシュ機構 |
US8612685B2 (en) | 2007-10-11 | 2013-12-17 | Nec Corporation | Processor, information processing device and cache control method of processor |
JP2013546035A (ja) * | 2010-09-20 | 2013-12-26 | クゥアルコム・インコーポレイテッド | マルチプルプロセッサ計算プラットフォームにおけるプロセッサ間通信技法 |
US9626234B2 (en) | 2010-09-20 | 2017-04-18 | Qualcomm Incorporated | Inter-processor communication techniques in a multiple-processor computing platform |
US9645866B2 (en) | 2010-09-20 | 2017-05-09 | Qualcomm Incorporated | Inter-processor communication techniques in a multiple-processor computing platform |
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