JPH0333951A - マイクロコンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサおよびメモリを含むマイ
クロコンピュータシステムに関する。

〔従来の技術〕

近年、マイクロプロセッサは、ＣＭＯＳデバイスの採用
により低消費電力化され、また、アーキテクチャの改良
により非常に高速な命令処理が可能となったが、メモリ
とのプログラムリードやデータリードにおいては、アク
セススピードの制限からマイクロプロセッサの実行時間
に比較してアクセス時間が相対的に長く、マイクロプロ
セッサの命令実行時間を低下させる原因となっている。

特に、プログラムのように連続したアドレスに記憶され
てい命令コードを読み出して入力する時は、マイクロプ
ロセッサ全体の処理時間の大半は、メモリからの命令コ
ード待ちの状態となり、マイクロコンピュータシステム
全体の処理速度を低下させている。

第８図は従来例のマイクロコンピュータシステム（以下
、マイクロコンピュータという）のブロック図である。

このマイクロコンピュータは、データの入出力処理及び
マイクロコンピュータ全体を制御するマイクロプロセッ
サ１０ａと、このマイクロプロセッサ１０ａから入力さ
れたマルチプレックスされたアドレス情報と命令コード
、及び入力データをデマルチプレックスするためのアド
レスラッチ８１と、マイクロプロセッサ１０ａの処理デ
ータ及びプログラムを格納するメモリ８０とから構成さ
れ、これらのユニットがアドレス／データバス５０（以
１’ＡＤバスという）とリード信号５１（以下ＲＤ倍信
号いう）と、アドレスラッチ８１のラッチ信号であるＡ
ＬＥ信号５５とで接続されている。

次に、連続したアドレスに配置されたプログラムの連続
的な入力におけるマイクロプロセッサ１０ａとＡＤババ
ス０上のアドレス情報との流れについて、第９図のタイ
ミングチャートを参照して説明する。

通常、プログラムは、連続したメモリ領域に順に格納さ
れており、マイクロプロセッサ１０ａはこれらのプログ
ラムを、アドレスの順序に従って、ＡＤババス０を介し
て読出し実行しており、プログラム入力は、第９図に示
す通り、Ｂｌ。

Ｂ２．Ｂ３の基本ステートから構成されている。

まず、マイクロプロセッサ１０ａは、Ｂ１期間ＡＬＥ信
号５５をアクティブにすると同時にＢ１からＢ２にかけ
て言売出しアドレスをＡＤババス０上に出力する。続＜
８２の中間〜Ｂ３の中間のタイミングでＲＤ信号５１を
アクティブにし、このＲＤ信号５１に同期して、メモリ
８０からＡＤババス０上にデータを読み出し、マイクロ
プロセッサ１０ａはＢ３タイミング内の所定のタイミン
グでＡＤババス０上のデータを取込む。

以上の一連の処理により、プログラム入力のデータリー
ドサイクルの１サイクルが完了する。

〔発明が解決しようとする課題〕

上述したように従来のマイクロコンビエータは、処理実
行部１１ａが、Ｂ１タイミングでアドレスをアドレスバ
ス１４にのせてから、Ｂ３タイミングの中間で、そのア
ドレスに対応する命令コードを受は取るまでの間、命令
コードデータが入力されるのを待っているだけであり、
この処理実行部１１ａの遊び時間かマイクロコンピュー
タ全体の処理能力を低下させている。

プログラムの入力にかかる時間は命令の実行時間に比較
して十分長く、データリードサイクル中マイクロプロセ
ッサ１．１　ａは、命令コード入力待ちとなる頻度が高
い。その結果、マイクロプロセッサの処理能力に余裕が
あるにもかかわらす、その処理能力の向上に結びついて
いないという欠点を有している。また、メモリ８０は、
常に動作状態になっておりＡＤババス０に接続されてい
るメモリ８０以外のＬＳＩをアクセスしている時にも電
力が消費されており、マイクロコンピュータが低消費電
力とならない欠点も有している。

本発明の目的は、連続したアドレスに記憶されたプログ
ラムやデータの転送において、プログラムやデータの読
み出しアドレスを保持する手段と、これらのプログラム
やデータを先読みし保持する手段と、メモリがアクセス
されることを事前に検出し動作状態にする手段とを新た
に備え、高速にメモリのデータを読出すことにより、マ
イクロコンピュータの処理能力の向上及び消費電力の低
減をはかると共に、アドレス空間優先順位制御手段の制
御により、複数のメモリを有効に配置し制御することも
可能としたマイクロコンピュータシステムを提供するこ
とにある。

〔課題を解決するための手段〕

本発明の構成は、命令コードを含む各種処理データを記
憶する複数の記憶手段と、命令実行によりデータ処理を
行なうデータ処理手段とを有するマイクロコンピュータ
システムにおいて、前記各記憶手段のアドレスを指示す
るアドレス情報を格納するアドレス指示手段と、このア
ドレス指示手段の格納内容を更新する更新手段と、前記
アドレス指示手段により指示され読出された前記記憶手
段の出力を保持する保持手段と、前記記憶手段を配置す
るアドレス空間を指定するアドレス空間指定手段と、前
記アドレス指示手段に格納されるアドレス情報が前記ア
ドレス空間指定手段より指定されるアドレス空間内に含
まれることを、前記アドレス指示手段による前記記憶手
段の指示に先行して検出して前記記憶手段を動作状態に
する状態制御手段と、前記各記憶手段に対応する前記ア
ドレス空間指定手段が同一のアドス空間を指定した場合
に、これら各記憶手段が同時に動作状態にならないよう
に前記状態制御手段内の優先順位を制御するアドレス空
間優先順位制御手段と、前記記憶手段と前記データ処理
手段とのデータ転送における読出しアドレスの前記アド
レス指示手段への送出に続いて指示され、また前記状態
制御手段及びアドレス空間優先順位制御手段により動作
状態が制御された前記記憶手段と前記データ処理手段と
の１回のデータ転送を行なう第１の転送手段と、前記更
新手段と前記保持手段に対し更新制御信号を出力し、前
記保持手段内に動作状態に制御された前記記憶手段から
の読出しデータを保持させると共に前記アドレス指示手
段に次に読出すアドスを先行的に格納することによりア
ドレス情報を送出することなしに前記保持手段と前記デ
ータ処理手段間で連続データ転送を行なう第２の転送手
段とを有することを特徴とする。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のマイクロコンピュータのブ
ロック図である。本実施例は、データの入出力処理、演
算処理及びマイクロコンピュータ全体を制御するマイク
ロプロセッサ１ｏと、マイクロプロセッサが実行するプ
ログラムを格納するリードオンリーメモリ３３（以下Ｒ
ＯＭという）と演算に必要なデータを格納するＲＯＭ４
２を内蔵したＬＳＩ２０とがら構成されている。

マイクロプロセッサ１０は、命令を実行する処理実行部
１１と、マイクロプロセッサ１０の全体の動作を制御す
る実行制御部１３と、ＲＯＭ２３及びＲＯＭ４２から読
み出した命令やデータを読み出した順に記憶し、処理実
行部１１の要求に対応して記憶内容を出力するデータキ
ュー１２とがら構成されている。

処理実行部１１から実行制御部１３へは命令実行に伴い
後述するＬＳＩ２０内のＲＯＭ２３及びＲＯＭ４２との
データリードサイクルの起動を要求するバスリクエスト
信号１５とＲＯＭ３３及びＲＯＭ４２のアクセス先のア
ドレス情報をのせるアドレス線１４とが出力され、実行
制御部１３は、データリードサイクルの起動を受けて処
理実行部１１ヘアクルッジ信号１６を出力する。マイク
ロプロセッサ１０は、アドレス情報とデータとがマルチ
プレックスされたＡＤババスｏを介してＬＳＩ２０内の
ＲＯＭ３３及びＲＯＭ４２がらデータリードを行なう。

ＬＳＩ２０は、マイクロプロセッサ１ｏとインターフェ
ースするため、マイクロプロセッサ１゜からの出力を受
け、制御信号Ｃ１，Ｃ２，Ｃ３゜Ｃ４，Ｃ５，Ｃ６を出
力するバスインターフェース部２１と、マイクロプロセ
ッサ１ｏのプログラムおよびデータを格納するＲＯＭ２
３及びＲＯＭ４２と、ＡＤババス０から入力され、バス
インターフェース部２１およびＬＳＩ２０内部のバス〈
以下ＡＤＲバスという〉３８を介したアドレス情報をラ
ッチするマスタースレーブ構成のポインタＦＰＭ２３．
ＦＰＳ２４　（ともに命令コードのリードサイクル時に
出力されるＣ２信号により制御される）と、別のマスタ
ースレーブ構成のポインタＤＰＭ２７．ＤＰＳ２８　（
データのリードサイクル時に出力されるＣ３信号により
制御される）と、Ｆ　Ｐ　Ｓ　２４の内容をインクリメ
ントするインクリメンタ２５と後述する連続命令コード
および連続データリードサイクル時に出力されるＣ１信
号に同期して、インクリメンタ２５の出力を選択するマ
ルチプレクサ（以下ＭＰＸＩという〉２２と、ＤＰＳ２
８の内容をインクリメントするインクリメンタ２つと、
Ｃ１信号に同期してインクリメンタ２９の出力を選択す
るマルチプレクサ（以下ＭＰＸ２という）２６と、連続
命令コードリードサイクル時に出力されるＣ６信号に基
づいてＦ　Ｐ　Ｓ　２４の出力を選択してＲＯＭ３３及
びＲＯＭ　４２にＡＤババス０として供給するマルチプ
レクサ（ＭＥ）Ｘ３）３２と、同様にＣ６信号により、
ＦＰＭ２３の出力を選択して後述するりロケーション制
御部３１にＡＢＤバス３９として入力するマルチプレク
サ（ＭＰＸ４）３０と、ＲＯＭ３３のメモリ空間を指定
するＳ　Ｌ　ＲＯＭ　（４号及び、ＲＯＭ４２のメモリ
空間を指定するＳ　ＬＲＯＭ２ＲＯＭ２ＯＭ３３のデー
タを読出ず読出バッファの動作を制御するＥ　Ｎ　ＲＯ
Ｍ信号、及びＲＯＭ２のデータを読出ず続出バッファの
動作を制御するＥＮＲＯＭ２ＮＲＯＭ２信るりロケーシ
ョン制御部３１と、命令コードをＲＯＭ３３から連続的
に読出す時に読出したデータを記憶する出力ラッチ４５
と、出力ラッチ３５、出力ラッチ４５、ＲＯＭ３３の出
力をそれぞれＣ４Ｃ５Ｃ６信号の制御線により制御され
、ＡＤＨバス３８に読出す出力バッファ３７，４６．３
６とで構成される。

次に、マイクロプロセッサ１０及びＬＳＩ２０に入出力
する制御信号について述べる。

マイクロプロセッサ１０への入力制御信号としては、マ
イクロプロセツサ１０内のハードウェアの初期設定を行
なうためのリセット信号５６がある。マイクロプロセッ
サ１０がらＬＳＩ２０への制御信号としては、ＡＤババ
スｏ上のアドレス情報をＦＰＭ２３、またはＤＰＭ２６
にラッチさせるためのＡＬＥ信号５５と、ＲＯＭ３３が
らデータの読出しをおこなうためのＲＤ信号５１と、Ａ
Ｄババス０上のアドレス情報をＦＰＭ２３にラッチさせ
るタイミング制御（Ｃ１信号の制御〉及び後述する連続
命令コードリードサイクルにおけるＲＯＭ３３及びＲＯ
Ｍ４２がらの読出しタイミングを与える制御信号５ＴＢ
Ｆ５３と、ＡＤババス０上のアドレス情報をＤＰＭ２７
にラッチさせるタイミング制御（Ｃ３信号の制御）及び
後述する連続データリードサイクルにおけるＲＯＭ３３
及びＲＯＭ４２がらの読出しタイミングを与える制御信
号５ＴＢＤ５４とがあり、またＲＤ信号５１はロウアク
ティブ信号である。

ＡＬＥ信号５５が１″のとき５ＴＢＤ信号５４が“Ｏ°
′であると連続命令コードリードサイクルが設定され、
続くタイミングにおいて５ＴＢＦ信号５３の立上がりに
同期してＲＯＭ３３、またはＲＯＭ４２のデータがＡＤ
ババス０−Ｌに読出され、ＡＬＥ信号５５が“１゛′の
とき５ＴＢＤ信号５４が”１”、５ＴＢＦ信号が”　ｏ
　”　テあると連続データリードサイクルが設定され、
続くタイミングにおいて、５ＴＢＤ信号の立上がりに同
期して、ＲＯＭ３３及びＲＯＭ４２のデータがＡＤババ
ス０上に読み出される、また、ＡＬＥ信号５５が、′１
″゛のとき５ＴＢＤ信号５４が’１”、５ＴＢＦ信号５
３が１″のときは、−回のデータリードサイクルが設定
され、リード信号に同期して、ＲＯＭ３３またはＲＯＩ
Ｖｊ４２のデータがＡＤババスｏ上に読み出される。

次に、第２図は第１図のりロケーション制御部３１の詳
細ブロック図を示している。マツピングアドレス指定部
６１と６４は、それぞれ、ＲＯＭ３３及びＲＯＭ４２の
配置するアドレス空間を指定する。メモリアクセス優先
順位保持レジスタ（以下ＭＡＰＲという）７０は、アド
レス空間が限られている場合や２つのメモリを同じアド
レス空間にプログラムにより切換えて使用する等の応用
の時、どちらのメモリをアクセスするかを指定するレジ
スタで、ＣＰＵの制御により設定可能である。

設定データによるメモリアクセスの優先順位は、次の第
１表に示す様になる。

比較器６０は、ＡＢＤバス３９とマツピングアドレス指
定部６１のデータとを比較して、ＦＰＭ２３もしくはＤ
ＰＭ２７内のアドレス情報がマツピングアドレス指定部
６１のデータと一致したとき、すなわちＦＰＭ２３もし
くは、ＤＰＭ２７内のアドレスが、指定されたＲＯＭ２
３のアドレス空間に含まれるときは、比較器６０の出力
（ＥＱｌ）が“１″°となる。比較器６６も同様に、Ａ
ＢＤバス３９とマツピングアドレス指定部６４のデータ
とを比較して、ＦＰＭ２３もしくはＤＰＭ２７内のアド
レス情報がマツピングアドレス指定部６４のデータと一
致したとき、比較器６６の出第１表 力（ＥＱＤ）が”１゛となる。比較器６６も同様に、Ａ
ＢＤバス３９とマツピングアドレス指定部６４のデータ
とを比較して、ＦＰＭ２３もしくはＤＰＭ２７内のアド
レス情報がマツピングアドレス指定部６４のデータと一
致したとき、比較器６６の出力（ＥＱ２）が“１°′に
なる。

ＲＯＭ３３とＲＯＭ４２の配置されているアドレスが重
ならないとき、ＥＱＩとＥＱ２は同時には、“１′°と
ならないのでＡＮＤ回路７１の出力は、“Ｏパになり、
ＮＡＮＤ回路７３．７４はともにパ１°゛を出力し、Ｍ
ＡＰＲ７０に設定された優先順位によらず、ＥＱＩ、Ｅ
Ｑ２のレベルがそれぞれ、ＡＮＤ回路７５．７６を介し
て出力される。

ここで、比較器６０．６６の出力がともにアクティブ（
ＥＱｌ＝１．ＥＱ２＝１）となるとき、ＡＮＤ回路７１
の出力は、“１°゛となり、ＮＡＮＤ回路７３は、ＭＡ
ＰＲ７０の記憶するデータの反転レベルを出力しＮＡＮ
ＤＡＮＤ回路７４ＡＰＲ７０の記憶するデータをそのま
ま出力する。この時、ＭＡＰＲ７０に設定されたデータ
が“１”であれば、ＡＮＤ回路７５の出力は、“１″と
なり、ＡＮＤ回路７６の出力は、“０”となる。

逆に、ＭＡＰＲ７０に設定されたデータが°°０”であ
れば、ＡＮＤ回路７５の出力は、“ｏ　７°となり、Ａ
ＮＤ回路７６の出力は、＋＋　Ｉ　ＩＩとなる。

ＡＮＤ回路７５の出力が“１゛′になると、ＯＲ回路６
３を介して、ＥＮＲＯＭ信号が“１′′となり、読出し
バッファ３５の動作信号を可能にする。また、連続命令
コードリードサイクル時、Ｃ６信号が１″となるので、
インバータ４１の出力が°°１”となったときラッチ６
２のＳＬＲＯＭ信号は°１”となり、ＲＯＭ３３が選択
されアクセス可能となる。

他のリードライトサイクル時は、Ｃ６信号が“０′°の
ため、インバータ４７の出力が“１′”のとき、ラッチ
６２及びラッチ６５の書込クロックが“１”となりＡＮ
Ｄ回路７５の出力がラッチ６２に入力される。ＡＮＤ回
路７６の出力が、“ｌ″のときも同様である。

一般に、読み出しバッファはメモリのデータを高速に読
み出す為、０ＭＯ３構成であってもＥＮＲＯＭ信号（ま
たは、ＥＮＲＯＭ２ＮＲＯＭ２１′°の動作状態時にデ
ータの変化がなくても定常的に電力を消費する構成とな
っており、また、ＥＮＲＯＭ信号（または、ＥＮＲＯＭ
２ＮＲＯＭ２Ｏ”から１°′となり停止状態から動作状
態になったときは、定常動作状態になるまで所定の時間
（Ｔｂｕｆ）を必要とする構成を採る。また、ＳＬＲＯ
Ｍ信号（またはＳＬＲＯＭ２ＬＲＯＣ６信号′°のとき
のみバスインターフェース部２１はＲＯＭ２３またはＲ
ＯＭ４２のデータをＡＤババス０に出力する。

次に、タイミング図を参照して各リードサイクル時の動
作について説明する。ＲＯＭ３３およびＲＯＭ４２のど
ちらにアクセスする場合も同様の動作となるので、ＲＯ
Ｍ３３にアクセスする場合についてのみ述べる。

第３図は第１図の連続命令コードリードサイクル時の動
作を説明するタイミング図である。連続命令コードリー
ドサイクルは、複数のクロックからなる４つのＢｌ、Ｂ
２．Ｂ３．Ｂ４のアドレス設定のための基本ステートと
、連続的に命令コードを読み出すＢ５．Ｂ６．Ｂ７のス
テートで構成されていて、実行制御部１３は、これらの
ステートでＬＳＩ２０に各種制御信号を出力することに
より、命令実行に伴うＲＯＭ　３３及びＲＯＭ４２のデ
ータリードサイクルを制御している。

なお、連続命令コードＪ売出しを続けるときはＢ６ステ
ートを続ける。ここで使用するアドレスＮ　　Ｎ＋１．
Ｎ＋２．Ｎ＋３．Ｎ＋４．Ｎ＋５は、アドレス指定部６
１で指定されるアドレス範囲内である。まず、マイクロ
プロセッサ１０は、Ｂ１ステートで、Ａ　Ｌ、　Ｅ信号
５５を°“１”、５ＴＢＦ信号５３を“０パにしてＡＤ
ババス０上にアドレスＮを出力する。

Ｌ　Ｓ　Ｉ　２０では、バスインターフェース部は、Ｃ
１信号を′１°°、Ｃ２信号を“１゛″、Ｃ６信号を“
１°′にし、ＡＤババス０上のアドレスＮをＡＤＲバス
３８上に出力する。すると、ＦＰＭ２３にマルチプレク
サ２２を介してアドレスＮが書き込まれるので、ＡＢＤ
バス３つ上にアドレスＮが出力される。アドレスＮがマ
ツピング指定部６丁に指定されるアドレスと一致した場
合は、ＥＮＲＯＭ信号が°゛１″となり、読み出しバッ
ファ３４を動作状態にする。

次に、Ｂ２ステートでは、マイクロプロセッサ１０は、
ＡＬＥ信号５５を“ｏ　”にし、また、ＡＤババス０も
何もデータを乗せない状９（以下ハイインピーダンスと
いう）にする。すると、バスインターフェース部２１は
、Ｃ１信号を°“Ｏ′。

Ｃ２信号を“”Ｏ”、Ｃ６信号を°１′′にするので、
ＦＰＭ２３に格納されているのでアドレスＮをＦＰＳ２
４に転送し、マルチプレクサ３２を介してＡＢババス０
上に出力する。すると、ＳＬＲＯＭ信号が“１″となり
、アドレスＮに対応するＲＯＭ３３の番地のデータが命
令コードとして読出され出力ラッチに書込まれる。出力
ラッチはマスタースレーブ構成となっており、インバー
タ４１の出力が、″“０″の時、以前に書込まれていた
内容を出力する。

次に、Ｂ２ステートの中間でマイクロプロセッサ１０は
、ＲＤ信信号５１Ｏ“にする。するとバスインターフェ
ース信号は、Ｃ２信号を１″にし、またＡＤＲ信号信号
５０出力可能にする。

このとき、Ｃ６信号は°“（′のままである。Ｃ２信号
が°“１パとなるとインクリメンタ２５でインクリメン
トされたアドレスＮ＋１がマルチプレクサ２２を介して
ＦＰＭ２３に書込まれる。このとき、アドレスＮ＋１も
マツピングアドレス指定部６１で指定されるアドレス範
囲内であるので、ＥＮＲＯＭ信号は″“１″のままであ
る。

次に、Ｂ３ステートの中間でマイクロプロセッサ１０は
、５ＴＢＦ信号５３を”　１　”にすると、バスインタ
ーフェース部２■は、Ｃ２信号を”　ｏ　”にする。Ｃ
２信号がＯ゛′になると、アドレスＮ＋１はＡＢババス
０上に出力されて、アドレスＮ＋１に対する番地のアク
セスが行なわれる。同時に信号線Ｃ４が、゛１パとなる
ので出力ラッチ３５の出力であるアドレスＮに対応する
ＲＯＭ３３の番地の内容（Ｎ）がＡＤＲバス３８上に出
力され、バスインターフェース部を介してＡＤババス０
上に乗せられる。

マイクロプロセッサ１０は、次のＢ４ステートの前半の
所定のタイミングでデータ（Ｎ）を入力し、実行制御部
１３を介してデータ（Ｎ）をデータバス１７に乗せ、デ
ータキュー１４に書込む。

処理実行部１０１は、データ（Ｎ）を命令コードとして
解読し、対応する演算処理を実行する。

Ｂ４ステートにおいて、マイクロプロセッサ１０は、５
ＴＢＦ信号５３を“Ｏｎにするのでバスインターフェー
ス部２１は、Ｃ２信号を１′。

にする。Ｃ２信号が°“１゛になるとアドレスＮ＋２が
、ＦＰＭ２３に入力されるＢ４ステートの中間でマイク
ロプロセッサ１０は、ＲＤ信信号５１“’１”、５ＴＢ
Ｆ信号５３を１″′にする。すると、バスインターフェ
ース部２１は、ＡＤババス０をハイ・インピーダンス状
態にし、また、Ｃ２信号をＯにする。すると、ＡＤＨバ
ス３８には、出力ラッチの内容（Ｎ＋１）が出力される
。

次に、Ｂ５ステートの中間でマイクロプロセッサ１０は
ＲＤ信信号５１ｏ″にする。すると、バスインターフェ
ース部２１は、ＡＤバスラｏ上にＡＤＨバス３８上のデ
ータ（Ｎ＋１）を乗せる。

Ｂ６ステートでは、マイクロプロセッサ１０は５ＴＢＦ
信号３３を°０゛′にする。また、Ｂ４ステートと同様
にＡＤババス０上のデータ（Ｎ＋１）をデーターキュー
１２に書込む、以下、同様にＳ　Ｔ　Ｂ　Ｆ信号５３が
“Ｏ”から“１°゛に変化するときに、ＲＯＭ３３の連
続した番地に記憶されているデータをＡＤババス０に乗
せ、マイクロプロセッサ１０は、そのデータを入力する
ことを繰り返すことにより、命令コードを読み出してい
るときに、次のアドレスのアクセスを行ない、高速に命
令コードの読み出しを実行する。

また、５ＴＢＦ信号５３が、“１″から“Ｏ′”に変化
するときにＡＢＤバス３９の内容が、リロケーション制
御部により指定されたアドレス範囲内であるかどうかの
判定を行ない、指定されたアドレス範囲内であると、Ｅ
ＮＲＯＭ信号及びＳＬＲＯＭ信号がそれぞれ“１ｌｌＺ
１１１°°になるが、指定されたアドレス範囲外と比較
器６０（または６６）が判定すると、ＥＮＲＯＭ信号及
びＳＬＲＯＭ信号がそれぞれ０”、°“０″となり、読
出しバッファ３４が動作を停止し、低消費電力となる。

マイクロプロセッサ１０が、Ｂ６ステートの発生を続け
る間命令コードの連続リードサイクルが続き、最後にＢ
７ステートを発生して連続命令コードリードサイクルを
終了する。Ｂ７ステートでは、マイクロプロセッサ１０
は、Ｂ４ステートと同様の動作を行なう。

以上の連続命令コードリードサイクルのＢ１ステートで
ＥＮＳＯＭ信号が“１°′になって、読出しバッファ３
４を動作状態にしてがらＴｂｕｆ時間後に、ＳＬＲＯＭ
信号を“１゛°にしてＲＯＭ３３のアクセスを行なうよ
うに制御するので、Ｔｂｕｆ時間内に読み出しバッファ
が定常動作状態になり正常なデータの読出しが可能にな
る。

次に、ＦＰＭ２３に格納されているアドレス情報がマツ
ピングアドレス指定部６１で指定されるアドレス範囲外
の場合の動作を、第４図のタイミング図を用いて説明す
る。

第４図において、アドレスＬ、Ｌ＋１．Ｌ＋２は、マツ
ピングアドレス指定部６１で指定されるアドレス範囲外
で、アドレスＬ＋３．Ｌ＋４がアドレス範囲内であると
する。すると、Ｂｌ。

Ｂ２．Ｂ３．Ｂ４．Ｂ５ステートまでは、ＥＮＲＯＭ信
号がＯ”のままであるが、Ｂ６ステートにおいて、ＡＢ
Ｄバス３９がＬ＋３になると、ＥＮＲＯＭ信号が°１′
“となり、ＲＯＭ３３（７）７クセスが可能となる。ま
た、ＳＬＲＯＭ信号が“１′′になるので、データ（Ｌ
＋３）が、ＡＤババス０上に出力される。この場合にお
いてもＥＮＲＯＭ信号が、“１″となッテがらＳＬＲＯ
Ｍ信号が１′′になるまでにＴｂｕｆ時間をとれる構成
になっている。

以上のように、ＲＯＭ３Ｂが指定されたアドレス範囲外
では、ＬＳＩ２０の主動作であるＲＯＭ３３のデータ読
出し動作は行なわれず、低消費電力となる。

次に、第５図を用いて１回のデータリードサイクルの動
作について説明する。

１回のデータリードサイクルは、Ｂｌ、Ｂ２Ｂ５ステー
トで構成されている。Ｂ１ステートでは、マイクロプロ
セッサ１０はＡＬＥ信号５６を“１パに、５ＴＢＦ信号
５３を″１′′に、５ＴＢＤ信号５４を“１″にする。

またＡＤババス０にアドレスＫを乗せる。すると、バス
インターフェース部は、Ｃ１信号を１″に、Ｃ３信号を
１°゛に、Ｃ６信号を“′Ｏ”にする。すると、アドレ
スには、Ｃ６信号が１１０１１であるためＤＰＭ２７に
書き込まれて、Ｃ６信号が′Ｏ゛′である為、アドレス
には、マルチプレクサ３０を介してリロケーション制御
部に入力される。アドレスＫがマツピングアドレス指定
部６１により指定されるアドレス範囲内であると、ＳＬ
ＲＯＭ信号がＩｔ　Ｉ　ＩＩ　となる。

次に、Ｂ２ステートでは、マイクロプロセッサ１０が、
ＡＬＥ信号５５をＩＩ　ＯＩＩにするため、Ｃ３信号が
°゛Ｏ″となり、ＤＰＳ２８にアドレスが書込まれ、マ
ルチプレクサ３２を介して、ＲＯＭ３３をアクセスする
。また同時にＳＬＲＯＭ信号も°１゛′となる。また、
Ｃ５信号も゛］パとなり、出力バッファ３６からアドレ
スＫに対応するＲＯＭ３３の番地のデータ（Ｋ）がＡＤ
Ｒバス３８に出力される。マイクロプロセッサ１０はＢ
２ステートの中間でＲＤ信号を”　ｏ　”にするため、
バスインターフェース部２１は、データ（Ｉり）をＡＤ
ババス０上に読み出す。マイクロプロセッサ１０は、Ｂ
３ステートの所定のタイミングでデータ（Ｋ）を入力し
、処理実行部データとして演算処理に使用する。

次に、第６図を用いて、連続データリードサイクルにつ
いて説明する。

連続データリードサイクルＢｌ、Ｂ２，８３Ｂ４ステー
トで構成され、連続的にデータが訛み出される動作の時
Ｂ３ステート・が！＋２返し出力される。連続データリ
ードサイクルのＢｌスデー１〜においてマイクロプロセ
ツサ１０は、Ａ　Ｌ　Ｅ　（ｚ号５５を１“に５ＴＢＦ
信号５３を′０″に５ＴＢＤ信号５４を“１　”にする
。またＡＤバスラ０上にアドレスＭを出力する。すると
、バスインターフェース部は、Ｃ３信号を“１″にし、
ＤＰＭ２７にアドレスＭを書き込む。この時Ｃ６信号は
”０″であるため、マルチプレクサ３２．３０は、それ
ぞれＤＰＳ２８．ＤＰＭ２７の出力を選択する。

その後は、連続命令コードリードサイクルと同様に５Ｔ
ＢＦ信号５３の立上がりに同期して、ＤＰＳ２８の内容
をインクリメントし、対応するＲＯＭ３３の番地のデー
タを読出す。いま、アドレスＭ、Ｍ＋１．Ｍ＋２が、マ
ツピングアドレス指定部６１で指定するアドレス範囲内
で、アドレスＭ＋３がマツピングアドレス指定部６１で
指定するアドレス範囲外のとき、ＡＢＤバス３９が、ア
ドレスＭ＋３を出力したＢ３ステートの中間において比
較器６０は“０°を出力するが、ラッチ６２の出力が１
”のため、ＥＮＲＯＭ信号は１°”のままである。

続く次の８３ステートにおいてマイクロプロセッサ１０
が、５ＴＢＦ信号５３を“１″′にするとバスインター
フェース部がＣ３信号を“Ｏ″にするために、ラッチ６
２には′０′″が書き込まれ、ＥＮＲＯＭ信号及びＳＬ
ＲＯＭ信号共゛０″゛になり、ＲＯＭ３３からのデータ
読出し動作は、アドレス空間２に対応するＲＯＭ３３の
番地のデータを終了する。

また、命令コード読出し時には、ＦＰＭ２Ｂ。

ＦＰＳ２４．出力ラッチ３５を使用し、データ読出し時
には、ＤＰＭ２７．ＤＰＳ２８．出力ラッチ４５が使用
されるために、例コードの読出し動作中に、データの読
出し動作を割込ませて実行したとしても命令コードの読
出し動作が中断されるだけで、データの続出し動作終了
後に引続いて命令コード読出し動作を再開できる。

以上述べたように、本発明によるマイクロコンピュータ
は、高速に命令コード及びデータをＲＯＭ３Ｂから読出
せるとともに、リロケーション制御部３１により指定さ
れていないアドレス空間をアクセスした場合は、ＲＯＭ
３３と読出しバッファを停止状態にして低消費電力化で
き、また、メモリＲＯＭアクセス優先順位レジスタ７０
の制御により、２つのメモリのアドレス空間が重なるよ
うに配置することもできる。さらに、ＲＯＭ３３とＲＯ
Ｍ４２の優先順位が対応するプログラム実行中変化しな
い場合は、メモリアクセス優先順位レジスタ７０の代り
にプログラム実行中固定レベルを出力するプログラム可
能なＥＰＲＯＭを用いてもよい。

第７図は本発明の第２の実施例のブロック図である。本
実施例のマイクロコンピュータは、第１図で説明したマ
イクロコンピュータのＲＯＭ４２の代りに、データリー
ド及びデータライトの可能なＲＡＭ構成のメモリ４２ａ
（以下ＲＡＭという）を設け、ライト制御部４４が付加
されている。また、マイクロプロセッサは、アドレスに
続いてＡＤババス０上に出力するライトデータをメモリ
４２ａに書き込む為のライト信号（以下ＷＲ信号という
）をＬＳＩ２０に供給する。データライトサイクル時に
は、ＷＲ信号５２に同期してＣ７信号が“１゛″となり
、ＡＤババス０上のライトデータが、バスインターフェ
ース部を介してＡＤＲバス３９に出力され、ＡＤＨバス
３９上のライトデータがライト制御部４４を介してＲＡ
Ｍ４２ａに書き込まれる。また、ＲＡＭ４２ａを選択す
るＳＬＲＡＭ信号は、第２図に示すリロケーション制御
部３１と同等の回路により作成される。

すなわち、ＲＯＭ３３のメモリマツピングアドレス範囲
を指定するＲＯＭマツピングアドレス指定部６１とＲＡ
Ｍ４２ａのマツピングアドレス範囲を指定するＲＡＭマ
ツピングアドレス指定部６４とが、それぞれ別の比較器
６０と比較器６６に入力されることになる他のｊＲ戒は
、第２図と基本的に同様であり、ＲＯＭ３３とＲＡＭ４
２ａのマツピングアドレスが重なっている場合、ＭＡＰ
Ｒ７０によりＲＡＭ４２ａ、ＲＯＭ３３のアクセスの優
先順位を設定できる。ラッチ６２と６５の出力は、それ
ぞれＲＯＭ３３とＲＡＭ４２ａの選択信号であるＳＬＲ
ＡＭ信号とＳＬＲＯＭ信号となっている。また、比較器
６０と６６の出力及びラッチ６２．６５の出力がそれぞ
れＯＲ回路６３．６９に入力され、ＥＮＲＯＭ、ＥＮＲ
ＡＭを構成し、ラッチ６２．６５の書込信号は第２図と
同様である。

このマイクロコンピュータの動作は、第１図のマイクロ
コンピュータの動作と基本的に同様で、高速にメモリか
らプログラムまたは、データを読出すことができる。た
だし、リロケーション制御部３１の制御により、２種の
ＲＯＭ３３とＲＡＭ４２ａとを選択的にアクセスするこ
とができる。

この場合、第１表のＲＯＭ４２をＲＡＭ４２ａに置換え
ればよい。また、リロケーション制御部３１の出力ＥＮ
ＲＯＭ、ＥＮＲＡＭ、ＳＬＲＯＭ、ＳＬＲＡＭ信号制御
により、ＲＯＭ３３゜ＲＡＭ４２ａをアクセスするアド
レスが、リロケーション制御部３１で指定されるマツピ
ングアドレス範囲外であるとき、ＲＯＭ３３、ＲＡＭ４
２ａを停止状態にして低消費電力化を図ることができ、
またＭＡＰＲ７０の制御により、ＲＯＭ３３とＲＡＭ４
２ａのアドレス空間が重なる様に配置できる。

この事は、第一の実施例と同様に、メモリアクセス優先
順位レジスタ７０に代りに、プログラム実行中、固定レ
ベルを出力するＥＰＲＯＭを用いてもよい。

〔発明の効果〕

以上説明したように本発明は、特に高速なプログラムリ
ード、データリードが要求されるシステムにおいて、記
憶装置自体に高速参照機能を付加させる必要があるが、
アドレスカウンタとメモリからの読出しデータを保持す
る出力ラッチにより読出している命令コードまたは、デ
ータの次のアドレスに対応するデータを先読みしている
ために、アクセス時間の短い、非常に高速なメモリが得
られるという効果がある。また、リロケーション制御回
路により、メモリのマツピングアドレスをアクセスに先
立って検出、することにより、メモリのマツピングアド
レス空間以外のアドレスに対するアクセス時に記憶装置
を低消費電力化できると共に、メモリアクセス優先順位
レジスタにメモリアクセス優先度を設定することにより
、限られたアドレス空間に複数のメモリをマツピングで
き、また同一のアドレス空間にマツピングされたメモリ
を切換えて使用することが可能で、限られたメモリ空間
を効率的に使用できるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のマイクロコンピュータ
のブロック図、第２図は第１図のりロケーション制御部
の詳細ブロック図、第３図、第４図は連続命令コードリ
ードサイクル図、第５図は１回のデータのリードサイク
ル図、第６図は連続データリードサイクル図、第７図は
本発明の第２の実施例のブロック図、第８図は従来のマ
イクロコンピュータの一例のブロック図、第９図は第８
図におけるデータリードサイクル図である。 １０．１０ａ・・・マイクロプロセッサ、１１１１ａ・
・・処理実行部、１２・・・データキュー、１３１３ａ
・・・実行制御部、１４・・・アドレス線、１５・・・
バスリクエスト信号、１６・・・アクルッジ信号、２０
・・・ＬＳＩ、２１・・・バスインターフェース部、２
２．２６，３０．３２・・・ＭＰＸ、２３・・・ＦＰＭ
、２４・・・ＦＰＳ、２５．２９・・・インクリメンタ
、２７・・・ＤＰＭ、２８・・・ＤＰＳ、３１・・・リ
ロケーション制御部、３３．３４・・・ＲＯＭ、３４゜
４３・・・３売出バツフア、３５．４５・・・出力ラッ
チ、３６．３７．４６・・・出力バッファ、３８・・・
ＡＤＲバス、３９・・・ＡＢＤバス、４０・・・ＡＤバ
バス４１．４７・・・インバータ、４２ａ・・・ＲＡＭ
、４４・・・ライト制御部、５０・・・ＡＤババス５１
・・ＲＤ信号、５３・・・５ＴＢＦ信号、５４・・・５
ＴＢＤ信号、５５・・・ＡＬＥ信号、５６・・・リセッ
ト信号、６０゜６６・・・比較器、６１．６４・・・Ｒ
，ＯＭ　（ＲＡＭ）マツピングアドレス指定部、６２．
６５・・・ＤＦＦ、６３，６７．７９・・・ＯＲ回路、
６８ａ〜ｄ・・・出力端子、６９．７２・・・インバー
タ、７０・・・ＭＡＰＲ１７１，７３〜７６．７７．７
８・・・ＡＮＤ回路、８０・・・メモリ、８１・・・ア
ドレスラッチ。

Claims (1)

【特許請求の範囲】
1. 命令コードを含む各種処理データを記憶する複数の記憶
   手段と、命令実行によりデータ処理を行なうデータ処理
   手段とを有するマイクロコンピュータシステムにおいて
   、前記各記憶手段のアドレスを指示するアドレス情報を
   格納するアドレス指示手段と、このアドレス指示手段の
   格納内容を更新する更新手段と、前記アドレス指示手段
   により指示され読出された前記記憶手段の出力を保持す
   る保持手段と、前記記憶手段を配置するアドレス空間を
   指定するアドレス空間指定手段と、前記アドレス指示手
   段に格納されるアドレス情報が前記アドレス空間指定手
   段より指定されるアドレス空間内に含まれることを、前
   記アドレス指示手段による前記記憶手段の指示に先行し
   て検出して前記記憶手段を動作状態にする状態制御手段
   と、前記各記憶手段に対応する前記アドレス空間指定手
   段が同一のアドス空間を指定した場合に、これら各記憶
   手段が同時に動作状態にならないように前記状態制御手
   段内の優先順位を制御するアドレス空間優先順位制御手
   段と、前記記憶手段と前記データ処理手段とのデータ転
   送における読出しアドレスの前記アドレス指示手段への
   送出に続いて指示され、また前記状態制御手段及びアド
   レス空間優先順位制御手段により動作状態が制御された
   前記記憶手段と前記データ処理手段との１回のデータ転
   送を行なう第１の転送手段と、前記更新手段と前記保持
   手段に対し更新制御信号を出力し、前記保持手段内に動
   作状態に制御された前記記憶手段からの読出しデータを
   保持させると共に前記アドレス指示手段に次に読出すア
   ドスを先行的に格納することによりアドレス情報を送出
   することなしに前記保持手段と前記データ処理手段間で
   連続データ転送を行なう第２の転送手段とを有すること
   を特徴とするマイクロコンピュータシステム。