JPS59197946A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS59197946A JPS59197946A JP7259883A JP7259883A JPS59197946A JP S59197946 A JPS59197946 A JP S59197946A JP 7259883 A JP7259883 A JP 7259883A JP 7259883 A JP7259883 A JP 7259883A JP S59197946 A JPS59197946 A JP S59197946A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- computer
- data
- ffff
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリの拡張に関し、特に内部メモリに対す
るメモリアクセスのタイミングを以って外部メモリに対
するリード／ライト動作を行なうメモリ装置に係る。
るメモリアクセスのタイミングを以って外部メモリに対
するリード／ライト動作を行なうメモリ装置に係る。
近年、集積回路技術の急激な発展にょシ、小型かつ大容
量のメモリ素子が出現し、コンピュータアーキテクチャ
に大きな影響を与えている。
量のメモリ素子が出現し、コンピュータアーキテクチャ
に大きな影響を与えている。
ところで、計算機が直接アクセスできるメモリエリア（
内部メモリ）は、計算機のアドレスライン数によって決
定される。このため、内部メモリに入シきらない大きな
プログラム・データの実行又は処理時には、外部メモリ
と内部メモリとの間でオーバレイ処理を行なうのが一般
的であり、これはプログラムにとって大きな負担であっ
た。従来この種の方式にはページング方式、セグメント
方式等の方法があるが、内部メモリと外部メモリ間のス
ワップアウト、スワップインのための処理が複雑であシ
、かつ、これらの処理に多くの時間を要する。また音声
データ等のような連続した多量のデータを入出力して処
理する場合、ページ又はセグメントの切れ目でスワップ
イン、スワップ“アウト処理が介在し、したがって、計
算機の本来の処理が中断される等の欠点があった。
内部メモリ）は、計算機のアドレスライン数によって決
定される。このため、内部メモリに入シきらない大きな
プログラム・データの実行又は処理時には、外部メモリ
と内部メモリとの間でオーバレイ処理を行なうのが一般
的であり、これはプログラムにとって大きな負担であっ
た。従来この種の方式にはページング方式、セグメント
方式等の方法があるが、内部メモリと外部メモリ間のス
ワップアウト、スワップインのための処理が複雑であシ
、かつ、これらの処理に多くの時間を要する。また音声
データ等のような連続した多量のデータを入出力して処
理する場合、ページ又はセグメントの切れ目でスワップ
イン、スワップ“アウト処理が介在し、したがって、計
算機の本来の処理が中断される等の欠点があった。
本発明は上記種々の欠点に鑑みてなされたもので、外部
メモリを接続し、この外部メモリを計算機の内部メモリ
と異なるアドレス空間に割当て、計算機の内部メモリに
対する入出力と同一のタイミングで外部メモリの入出力
を行なうことによ）、特に連続したデータの入出力に有
効なメモリ装置を提供するものである。
メモリを接続し、この外部メモリを計算機の内部メモリ
と異なるアドレス空間に割当て、計算機の内部メモリに
対する入出力と同一のタイミングで外部メモリの入出力
を行なうことによ）、特に連続したデータの入出力に有
効なメモリ装置を提供するものである。
本発明に係るメモリ装置は、プロセッサがその内部メモ
リに属する特定アドレスをアクセスする毎に、上記プロ
セッサのＩ１０命令によシセットしたアドレスに一定値
を加算するアドレスカウンタと、このアドレスカウンタ
の値に対応するアドレスを有する外部メモリとよシなり
、上記プロセッサの上記内部メモリに対するメモリアク
セスのタイミングを以って上記外部メモリに対するリー
ド／ライト動作を行なうものである。
リに属する特定アドレスをアクセスする毎に、上記プロ
セッサのＩ１０命令によシセットしたアドレスに一定値
を加算するアドレスカウンタと、このアドレスカウンタ
の値に対応するアドレスを有する外部メモリとよシなり
、上記プロセッサの上記内部メモリに対するメモリアク
セスのタイミングを以って上記外部メモリに対するリー
ド／ライト動作を行なうものである。
以下、本発明に係るメモリ装置の一実施例を図面を参照
しつつ説明する。
しつつ説明する。
第１図は本発明の一実施例を示すブロック構成図である
。図において、１０はメモリであシ、計算機（プロセッ
サ）からは外部メモリとして位置付けられる。４０はメ
モリアドレスデータである。
。図において、１０はメモリであシ、計算機（プロセッ
サ）からは外部メモリとして位置付けられる。４０はメ
モリアドレスデータである。
これは、計算機からメモリ１０に対してアクセスのあっ
たことを検出するものであシ、更に詳しくは、計算機か
らの特定のアドレスを検出するものである。３０はアド
レスカウンタである。メモリアクセスデ〜り４０の信号
の立上がりによシメモリ１０に対しメモリアドレスを供
給し、かつ、メモリアドレスデコーダ４０の立下がシで
アドレスカウンタ３０の値は＋１加算される。なお、ア
ドレスカウンタ３０は、計算機のＩ１０命令でメモリ１
０のアクセスするアドレスを任意にセットできるもので
ある。２０はＶＯアドレスデコーダである。ＶＯアドレ
スデコーダ２０は、計算機からアドレスカウンタ３０に
対し、メモリ１０に対するメモリアドレスをセットする
だめのデコーダーである。工んアドレスライン５１は、
計算機からアドレスカウンタ３０に対するアドレスライ
ンであシ、Ｉ１０データライン５２はアドレスカウンタ
３０に対するデータラインである。メモリアドレスライ
ン５３は、計算機からメモＩ７１０に対する識別アドレ
スラインである。メモリデータライン５４は、メモリ１
０からの入出力データのラインであシ、メモリアウトラ
イン５５及びメモリインライン５６は、各々メモＩＪ
１０に対する計算機側からの出力信号、入力信号である
。
たことを検出するものであシ、更に詳しくは、計算機か
らの特定のアドレスを検出するものである。３０はアド
レスカウンタである。メモリアクセスデ〜り４０の信号
の立上がりによシメモリ１０に対しメモリアドレスを供
給し、かつ、メモリアドレスデコーダ４０の立下がシで
アドレスカウンタ３０の値は＋１加算される。なお、ア
ドレスカウンタ３０は、計算機のＩ１０命令でメモリ１
０のアクセスするアドレスを任意にセットできるもので
ある。２０はＶＯアドレスデコーダである。ＶＯアドレ
スデコーダ２０は、計算機からアドレスカウンタ３０に
対し、メモリ１０に対するメモリアドレスをセットする
だめのデコーダーである。工んアドレスライン５１は、
計算機からアドレスカウンタ３０に対するアドレスライ
ンであシ、Ｉ１０データライン５２はアドレスカウンタ
３０に対するデータラインである。メモリアドレスライ
ン５３は、計算機からメモＩ７１０に対する識別アドレ
スラインである。メモリデータライン５４は、メモリ１
０からの入出力データのラインであシ、メモリアウトラ
イン５５及びメモリインライン５６は、各々メモＩＪ
１０に対する計算機側からの出力信号、入力信号である
。
次に本実施例にかかるメモリ装置の動作を説明する。今
、計算機の内部メモリを６４にワードとし、またメモリ
１０を同じ＜６４にワードとする。更に計算機からメモ
リ１０にアクセスする際の特定アドレスを（ＦＦＦＦ）
１６とする。ここで（）１６は１６進数を意味する。
、計算機の内部メモリを６４にワードとし、またメモリ
１０を同じ＜６４にワードとする。更に計算機からメモ
リ１０にアクセスする際の特定アドレスを（ＦＦＦＦ）
１６とする。ここで（）１６は１６進数を意味する。
ここでは、メモリのアドレス（０００１） １６から（
０１００） １６の範囲に（Ａ５Ａ５）１６のデータを
書き込む例を説明する。
０１００） １６の範囲に（Ａ５Ａ５）１６のデータを
書き込む例を説明する。
計算機はまずアドレスカウンタ３０にＩ１０命令で（０
００１） １６をセットする。計算機のアドレスカウン
タ３０に対するＩ１０命令は、Ｉ１０アドレスデコーダ
２０によって識別され、アドレスカウンタ３０に（００
０１） １６がセットされる。次に計算機は計算機のア
キュムレータに（Ａ５Ａ５） １６を用意し、アドレス
（ＦＦＦＦ） １６に対し出力命令を実行する。計算機
から出力されたアドレス（ＦＦＦＦ ）１６は、メモリ
アドレスレコーダ４０によってメモリ１０に対するアク
セスであることを識別され、／モｌ７１０にアドレスデ
コーダ３０の値すなわち（０００１） １６を供給する
と同時に、ライトデータ（Ａ５Ａ５） １６を供給する
。また外部メモリに対するライト指示は、メモリアウト
ライン５５の信号によってメモリ１０に供給される。こ
のよう圧してメモす１０にアドレスカウンタ３０から供
給されるアドレス（０００１） １６についてデータ（
Ａ５Ａ５）１６が書き込まれ、アドレスカウンタ３０の
値は＋１だけ加算され、すなわち（ＯＯＱ２） １６を
示す。つづいて計算機はアキュムレータにデータ（Ａ５
Ａ５） １６を用意して、アドレス（ＦＦＦＦ） １６
に対しライト動作を行なう。このように順次計算機はア
キュムレータに（Ａ５Ａ５） １６をセットし、（０１
００） １６回アドレス（ＦＦＦＦ） １６にライト動
作をくシ返し、メモリ１０の（０００１） １６から（
０１００） １６までのアドレスにすべて（Ａ５Ａ５
）１６のデータを書き込む。
００１） １６をセットする。計算機のアドレスカウン
タ３０に対するＩ１０命令は、Ｉ１０アドレスデコーダ
２０によって識別され、アドレスカウンタ３０に（００
０１） １６がセットされる。次に計算機は計算機のア
キュムレータに（Ａ５Ａ５） １６を用意し、アドレス
（ＦＦＦＦ） １６に対し出力命令を実行する。計算機
から出力されたアドレス（ＦＦＦＦ ）１６は、メモリ
アドレスレコーダ４０によってメモリ１０に対するアク
セスであることを識別され、／モｌ７１０にアドレスデ
コーダ３０の値すなわち（０００１） １６を供給する
と同時に、ライトデータ（Ａ５Ａ５） １６を供給する
。また外部メモリに対するライト指示は、メモリアウト
ライン５５の信号によってメモリ１０に供給される。こ
のよう圧してメモす１０にアドレスカウンタ３０から供
給されるアドレス（０００１） １６についてデータ（
Ａ５Ａ５）１６が書き込まれ、アドレスカウンタ３０の
値は＋１だけ加算され、すなわち（ＯＯＱ２） １６を
示す。つづいて計算機はアキュムレータにデータ（Ａ５
Ａ５） １６を用意して、アドレス（ＦＦＦＦ） １６
に対しライト動作を行なう。このように順次計算機はア
キュムレータに（Ａ５Ａ５） １６をセットし、（０１
００） １６回アドレス（ＦＦＦＦ） １６にライト動
作をくシ返し、メモリ１０の（０００１） １６から（
０１００） １６までのアドレスにすべて（Ａ５Ａ５
）１６のデータを書き込む。
なお、メモＩＪ １０に対するデータのリード動作もメ
モリ１０に対するライト動作と同様である。
モリ１０に対するライト動作と同様である。
以上述べたように、メモリ１０に対するアクセスは、計
算機の■ん命令でセットされたアドレスカウンタ３０に
よってアドレスが提供され、またアドレスカウンタ３０
はメモＩＪ １０のアクセスによって＋１カウントアツ
プされ、計算機の内部メモリのアクセスと同一のタイミ
ングで行なうものであ名。本実施例では、データを（Ａ
５Ａ５） １６のように同一データとしたが、計算機の
アキュムレータにメモリ１０アクセスする毎に異なるデ
ータを用意してライト動作を行なっても何らさしつかえ
ない。また本実施例ではアドレスカウンタ３０の値をメ
モリ１０アクセスする毎に＋１加算したが、−１あるい
は±Ｎ （Ｎ ＝ Ｌ２，３・＝ｎ ）を加算するよう
構成してもよい。
算機の■ん命令でセットされたアドレスカウンタ３０に
よってアドレスが提供され、またアドレスカウンタ３０
はメモＩＪ １０のアクセスによって＋１カウントアツ
プされ、計算機の内部メモリのアクセスと同一のタイミ
ングで行なうものであ名。本実施例では、データを（Ａ
５Ａ５） １６のように同一データとしたが、計算機の
アキュムレータにメモリ１０アクセスする毎に異なるデ
ータを用意してライト動作を行なっても何らさしつかえ
ない。また本実施例ではアドレスカウンタ３０の値をメ
モリ１０アクセスする毎に＋１加算したが、−１あるい
は±Ｎ （Ｎ ＝ Ｌ２，３・＝ｎ ）を加算するよう
構成してもよい。
とのようにメモリの拡張装置において特に連続したデー
タの入出力にきわめて有効なメモリ装置を提供するもの
で、実用に供してきわめて有効である。
タの入出力にきわめて有効なメモリ装置を提供するもの
で、実用に供してきわめて有効である。
以上説明したように、本発明に係るメモリ装置によれば
、きわめて簡単な構成で外部メモリを確保でき、かつ内
部メモリに対するメモリアクセスと同一のタイミングで
、外部メモリに対するリード動作・ライト動作を行なう
ことができ、特に、アドレスカウンタが一定値ずつ加算
されるから、特に、音声データ等のような連続した多鰍
のデータを入出力して処理する場合にかいては、計算機
の本来の処理が中断されずに済むという特長を有する。
、きわめて簡単な構成で外部メモリを確保でき、かつ内
部メモリに対するメモリアクセスと同一のタイミングで
、外部メモリに対するリード動作・ライト動作を行なう
ことができ、特に、アドレスカウンタが一定値ずつ加算
されるから、特に、音声データ等のような連続した多鰍
のデータを入出力して処理する場合にかいては、計算機
の本来の処理が中断されずに済むという特長を有する。
第１図は本発明に係るメモリ装置の一実施例を示すブロ
ック構成図である。 １０・・・メモリ ２０・・・ｖＯアドレスデコーダ
３０・・・アドレスカウンタ ４０・・・メモリアドレスデコーダ ５１・・・Ｉ１０アドレスライン ５２・・・Ｉ１０デ
ータライン５３・・・メモリアドレスライン ５４・・・メモリデータライン ５５・・・メモリアウトライン ５６・・・メモリインライン 出願人 日本電気株式会社 第１図 ５
ック構成図である。 １０・・・メモリ ２０・・・ｖＯアドレスデコーダ
３０・・・アドレスカウンタ ４０・・・メモリアドレスデコーダ ５１・・・Ｉ１０アドレスライン ５２・・・Ｉ１０デ
ータライン５３・・・メモリアドレスライン ５４・・・メモリデータライン ５５・・・メモリアウトライン ５６・・・メモリインライン 出願人 日本電気株式会社 第１図 ５
Claims (1)
- プロセッサがその内部メモリに属する特定アドレスをア
クセスする毎に、前記プロセッサの工ん命令によりセッ
トしたアドレスに一定値を加算するアドレスカウンタと
、このアドレスカウンタの値に対応するアドレスを有す
る外部メモリとよシなり、前記プロセッサの前記内部メ
モリに対するメモリアクセスのタイミングを以って前記
外部メモリに対するリード／ライト動作を行なうことを
特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259883A JPS59197946A (ja) | 1983-04-25 | 1983-04-25 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7259883A JPS59197946A (ja) | 1983-04-25 | 1983-04-25 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59197946A true JPS59197946A (ja) | 1984-11-09 |
Family
ID=13493994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7259883A Pending JPS59197946A (ja) | 1983-04-25 | 1983-04-25 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59197946A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133449A (ja) * | 1984-11-30 | 1986-06-20 | Tokyo Juki Ind Co Ltd | コンピユ−タにおける外部メモリへのアクセス方法 |
| JPS6226549A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | メモリ回路 |
| JPS6242385A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electric Ind Co Ltd | メモリの制御装置 |
| JPH0328942A (ja) * | 1989-06-26 | 1991-02-07 | Rohm Co Ltd | キー操作機器用ｒｏｍデータ読出装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559216A (en) * | 1978-06-30 | 1980-01-23 | Matsushita Electric Works Ltd | Information processing circuit |
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
-
1983
- 1983-04-25 JP JP7259883A patent/JPS59197946A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS559216A (en) * | 1978-06-30 | 1980-01-23 | Matsushita Electric Works Ltd | Information processing circuit |
| JPS5824954A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | アドレス制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61133449A (ja) * | 1984-11-30 | 1986-06-20 | Tokyo Juki Ind Co Ltd | コンピユ−タにおける外部メモリへのアクセス方法 |
| JPS6226549A (ja) * | 1985-07-26 | 1987-02-04 | Nec Corp | メモリ回路 |
| JPS6242385A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electric Ind Co Ltd | メモリの制御装置 |
| JPH0328942A (ja) * | 1989-06-26 | 1991-02-07 | Rohm Co Ltd | キー操作機器用ｒｏｍデータ読出装置 |
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