JP2680828B2 - ディジタル装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロコードに対する制御場所及び他の
機能に対するメモリとして単一のRAMアレイを共用する
ようにしたディジタル装置に関する。

〔従来の技術〕

一般に、中央処理装置（CPU）は、作動として、プロ
グラムを形成する一連りのオブジェクトマクロコード命
令を実行する。これらマクロコード命令は、処理装置内
の特定のハードウェア素子及びデータ転送に関するニー
モニックコードによって呼ばれる。例えば、「MOV」
（データを一つの場所から他の場所へ移動させる）の如
くである。これらマクロ命令は二進コードの形でディジ
タル目盛に記憶させる。

処理装置がマクロ命令を受取ると、このマクロ命令は
翻訳され、この処理装置のハードウェアを構成している
種々のゲート、カウンタ、レジスタ、等の動作を制御す
る制御信号を発生する。マイクロコード化処理装置にお
いては、単一のクロックサイクル中のこれら制御信号の
状態はマイクロ命令としてコード化される。このマイク
ロ命令のビットが、それぞれの制御回線が高レベル信号
を運ぶか低レベル信号を運ぶかを決定する。このよう
に、マイクロ命令の実行により、制御信号の状態が、該
マイクロ命令内のビットによって指定されるレベルに設
定される。マクロ命令あ、その実行のための順次マイク
ロ命令のマイクロプログラムを必要とする。一般に、マ
イクロ命令は、処理装置を動作させるのに必要な制御信
号の数が多いので、マクロ命令よりも遥かに巾広であ
る。

〔発明が解決しようとする課題〕

マイクロコードを使用する現存の処理装置システムに
おいては、マクロプログラム及びマイクロコードは別々
のメモリアレイに記憶される。他のRAM機能、例えばデ
ータキャッシュ、ページテーブルキャッシュを行なうた
めに、追加のRAMアレイが屡々用いられる。マクロプロ
グラムを効率的に実行するためには、例えば、マイクロ
コードの回線がアクセスされること、及び他のRAM機能
が同時に行なわれることが必要であるので、マクロプロ
グラム及びマイクロコードのための別々のメモリアレイ
が用いられる。

各メモリアレイは、アドレスバス及びデータバスによ
って処理装置に接続される。一般に、アドレスバスは14
〜32ビット程度の巾であり、マクロデータバスは32回線
程度の巾であり、マイクロデータバスは54〜200回線程
度の巾である。従って、マイクロコード及びマクロコー
ドのための２つのメモリアレイを使用する要件として、
大容量の入／出力ハードウェアを処理装置内に設けるこ
とが必要である。また、各々メモリアレイは、アドレ
ス、制御バッファ、及び制御タイミングロジックのよう
な追加のハードウェアを必要とする。

従って、現存のマクロ／マイクロ命令記憶システムに
おいては過大の負担がハードウェアにかかり、そのため
にシステムの複雑性、大きさ及び費用が増大する。

本発明は、マイクロコードに対する制御場所として、
並びに、例えばメモリキャッシュ、ページデータテーブ
ル及びスクラッチキャッシュのような他の機能に対する
メモリとして単一のRAMアレイを用い、且つ、入／出力
接続部の個数を減少させるために単一の共用データ／ア
ドレス（DATA/ADR）バスを用いた改良されたディジタル
装置を提供しようとするものである。

〔課題を解決するための手段〕

本発明の一実施例装置においては、処理装置上にROM
を含み、選択されたマイクロ命令を該ROMに記憶させ
る。また、ROMアクセス装置を備え、共用RAMアレイが何
等かの他の機能を行なっている場合に、与えられたクロ
ックサイクル中に前記ROMからの所要のマイクロ命令に
アクセスして実行する。従って、共用RAMアレイが使用
中であってもマイクロプログラムの実行が中断されるこ
とがなく、処理装置の動作速度を増大させることができ
る。

本発明の他の実施例装置においては、ノーオペレーシ
ョン信号を発生するための装備がなされており、共用RA
Mアレイが何等かの他のRAM機能を行なっている場合に、
マイクロプログラムの実行を停止させる。この実行例装
置は構造が簡単であるが、或る一つのマイクロプログラ
ムを実行するのに、内蔵ROMを含んでいる前記の実施例
装置よりも長い時間かかる。

本発明の他の特徴として、内蔵ROMを有する前記実施
例装置における使用のための各マイクロ命令は、次のマ
イクロ命令が共用RAMアレイからアクセスされるか、ま
たは内蔵ROMからアクセスされるかを決定するための制
御フィールドと、前記内蔵ROMからアクセスされるべき
次のマイクロ命令のROM内のアドレスを指定するための
リンクフィールドとを含んでいる。

本発明の他の特徴及び利点は、図面を参照して行なう
以下の詳細な説明から明らかになる。

〔実施例〕

以下、本発明の実施例を図面を参照して説明するが、
図面においては同様参照番号を用いて同様または対応の
部材を示してある。第１図は本発明の一実施例を示す。

第１図において、CPU装置10は、共用アドレスバス14
及び共用２ウェイデータバス16によって単一のRAMアレ
イ12に接続されている。データバス16はMDATAラッチ20
の入力ポートに接続されている。MDATAラッチ20の出力
ポートはRAMマイクロ命令バス22に接続されている。前
記RAMマイクロ命令バスは、第１及び第２の入力ポー
ト、並びに出力ポート、並びに制御ポートを有するマル
チプレクサM1 24の第１の入力ポートに接続されてい
る。M1 24の出力ポートはマイクロコードバス26に接続
されている。リンクバス28が、マイクロコード出力バス
26の選択された回線を内蔵制御記憶ROM32のアドレスラ
ッチ（L4）30の入力ポートに接続している。ROMデータ
ラッチ34の出力ポートが、ROMマイクロコードデータバ
ス36によってM1 24の第２の入力ポートに接続されてい
る。マイクロコード出力バス26の選択された回線が、制
御回線38により、ラッチL1及びL2を介してM1制御ポート
に接続されている。マルチプレクサM2 40は、アドレス
ラッチ42の入力ポートに接続された出力ポートを有す
る。アドレスラッチ42の出力ポートは、アドレスバス14
によってRAMアドレスポートに接続されている。M2 40の
制御ポートは、M2制御回線44によってマイクロコード出
力バスの選択された回線に接続されている。

前述の諸部材は本発明の原理を実行するのに必要な部
材である。第１図における残りの部材は標準的なマイク
ロプロセッサの構成に必要なものであり、これを含めて
本発明の作動例を説明する。

マイクロプログラムカウンタ50は、ラッチL3、インク
リメンタ52、ラッチL4、及び順次アドレス発生するため
のマルチプレクサ（MUX）M3を具備する帰還ループを有
す。ブランチターゲットアドレスが、マイクロコード出
力バス26の選択された回線に対するMUXM3の第２の入力
ポートに接続される。また、ALU56、ローカルレジシタ5
8、並びにラッチL5、L6及びL7が、図示のように標準的
な仕方で接続されている。

この装置は、前記の諸ラッチを制御するために双方位
相クロック信号を用いる。前記諸ラッチはレベル感知性
ラッチであり、クロックのＡ位相によって駆動されるホ
ローボックスを含むラッチと、クロックのＢ位相によっ
て駆動されるフィルドインボックスを有するラッチとが
ある。

第２図について説明すると、クロック信号は、マイク
ロ命令アドレスがアドレス（ADR）ラッチ42内にラッチ
される時に開始するように任意に決定されている。位相
Ａ信号について説明すると、クロックサイクル１中は、
位相Ａラッチは透過性である。即ち、位相Ａが高レベル
60であるときは、出力信号は入力信号と同じである。位
相Ａ信号が立下り61であるときは、入力信号はラッチさ
れる。即ち、入力信号の変化とは無関係に出力信号は一
定のままになっている。位相Ｂラッチは位相Ｂクロック
によって同様に制御される。このように、データは、各
クロックサイクルの始まりにおいて位相Ａラッチ内にラ
ッチされ、全クロックサイクルにわたって保持される。
データは、各クロックサイクルの中央において位相Ｂラ
ッチ内にラッチされ、一つのクロックサイクルの後半及
び後続のクロックサイクルの前半にわたって保持され
る。前記マイクロコード出力バス上の信号は、各クロッ
クサイクル中に種々のマルチプレクサ及び前記ALUを制
御するように働く。

次に第３図について説明すると、図はマイクロ命令の
フォーマットを示すものである。各マイクロ命令は、処
理装置上のハードウェアを制御するのに必要な種々の制
御信号を発生するための命令フィールド（INS）68、制
御フィールド（CF）70、及びリンクフィールド（LINK）
72を有す。制御フィールド70及びリンクフィールド72の
機能については後で説明する。

次にこの装置の作動について概略説明する。或る任意
のマクロ命令を翻訳するマイクロプログラムが処理装置
内で現在実行されているものとする。マイクロプログラ
ム制御器即ちカウンタ50は、次々に続くクロックサイク
ル中、共用RAMアレイ内の次々に続く記憶場所にアクセ
スするために一連りのアドレスを発生している。マイク
ロプログラムのマイクロ命令は、これら次々に続く記憶
場所に記憶され、マイクロプログラム装置内での実行の
ために順次アクセスされる。

共用RAMアレイ12が、或る与えられたクロックサイク
ル中に、ページテーブルキャッシュ読出しまたはデータ
キャッシュ書込みのように他の機能のために用いられる
べきであるならば、与えられたマイクロ命令、即ち、前
記与えられたクロックサイクル中にアクセスされるべき
マイクロ命令、前記与えられたクロックサイクル中に共
用RAMアレイ12からはこれにアクセスすることができな
い。本発明装置においては、所要の与えられたマイクロ
命令は、与えられたクロックサイクル中に、内蔵ROM32
からアクセスされる。

先行のマイクロ命令、即ち、与えられたクロックサイ
クルの直前のクロックサイクル中にアクセスされるマイ
クロ命令内の制御フィールド70が、与えられたマイクロ
命令を共用RAMアレイ12からアクセスするか、または内
蔵ROM32からアクセスするかを決定する。前記与えられ
たマイクロ命令を内蔵ROM32からアクセスすべきである
ならば、先行のマイクロ命令のリンクフィールド72が、
前記与えられたマイクロ命令が記憶されている内蔵ROM3
2内のアドレスを指定する。

従って、プログラマは、与えられたクロックサイクル
に１クロックサイクル先立って、所要の制御フィールド
70及びリンクフィールド72を提供し、内蔵ROM32からマ
イクロ命令をアクセスすることのできるようにすること
が必要である。マイクロ命令の大部分は共用RAM12から
アクセスされるから、マイクロコードの小さいサブセッ
トだけを内蔵ROM32に記憶させればよい。直接マイクロ
コード指定ROMアドレスの使用により、マイクロコード
分岐とは独立に、ROM回線がRAM回線をインタリーブする
ことができる。従って、ROM「へのリンク」が回線にオ
ーバレイする。そうでないとすると、この回線は、可能
ならば、外部RAMアレイ12からくるのである。

以下に更に詳細に説明するように、この共用ROM/RAM
装置は、マイクロコード及び他のRAM機能のため、並び
にマイクロコードを記憶するための別々のメモリアレイ
を用いる従来の装置と同じ効率で動作することができ
る。

次に、第１図、第２図及び第３図を参照して本発明装
置の作動について更に詳細に説明する。先行のマイクロ
命令のアドレス（PC）は、クロックサイクル１の位相Ｂ
中、アドレスラッチ42内にラッチされる（第２図）。

クロックサイクル１の位相Ｂ中、先行のマイクロ命令
はMDATAラッチ20内にラッチされ、そして実行される。
これと同時に、マイクロプログラムカウンタがアドレス
（PC＋１）をラッチL4内にラッチする。前記マイクロ命
令は、RAMマイクロコードデータ回路22及びMUX M1 24を
介してマイクロカード出力バス26上に置かれる。共用RA
Mアレイ12が、与えられたクロックサイクル（CLK 2）中
に他のRAM機能を行なうべきであるならば、M2制御回線4
4上の制御信号がMUX M2 40を制御し、他の機能アドレス
をアドレスラッチ42の入力ポートへ送信させる。また、
MUX M1を制御するための制御フィールドビットがラッチ
L1の入力ポートへ送信され、リンクフィールド72がリン
クバス28によってROMアドレスラッチの入力ポートへ送
信される。

クロックサイクル２の位相２中、他の機能アドレスが
アドレスラッチ42内にラッチされ、リンクフィールドが
ROMアドレスラッチ30内にラッチされ、制御フィールド
がラッチL1内にラッチされる。

クロックサイクル２中、共用RAMアレイ12が他のRAM機
能、例えばキャッシュ書込み動作を行なうべきであるな
らば、リンクフィールドが、与えられたマイクロ命令が
記憶されているROM内の場所を指定する。このリンクフ
ィールドは、内蔵ROM32からの与えられたマイクロ命令
にアクセスする。

クロックサイクル２（与えられたクロックサイクル）
の位相Ｂ中、与えられたマイクロ命令がROM出力ラッチ3
4内にラッチされ、制御フィールドがラッチL2内にラッ
チされる。前記制御フィールドは、マルチプレクサM1 2
4をして、前記ROM出力ラッチ内にラッチされている与え
られたマイクロ命令をマイクロコード出力バスに接続さ
せる。同時に、データキャッシュ書込み動作の場合に
は、書込まれるべきデータがRAMデータバス16上に置か
れる。また、クロックサイクル３の３位相Ｂ中、プログ
ラムカウンタ50がアドレス（PC＋２）を発生する。

従って、与えられたマイクロ命令は、クロックサイク
ル２中、内蔵ROM32から既にアクセスされており、一
方、共用RAMアレイ12は何等かの他のRAM機能を行なって
いる。同様に、与えられたマイクロ命令内の制御フィー
ルド70及びリンクフィールド72は、その次のマイクロ命
令が共用RAMアレイ12からアクセスされるか、または内
蔵ROM32からアクセスされるかを決定する。リンク能力
は、マイクロ命令が共用RAMアレイ12からアクセスされ
るか、または内蔵ROM32からアクセスされるかとは独立
に存在する。内蔵ROM32に記憶されているROM回線に対す
る明示アドレスの使用は、異なる順序のマイクロコード
によるROM回線の共用を考慮したものである。同じリン
クアドレスを指定することにより、全く異なる順序のマ
イクロコードがこの同じROM回線を呼出すことができ
る。前述したように、ROM回線はまた、ROM回線同志をリ
ンスすることを許し、従って、多重外部アクセスが順次
クロックサイクル上でなされることを許すROMアクセス
フィールドを含んでいる。

次に第４図について説明すると、図は本発明の他の実
施例を示すものであり、この実施例装置は、内蔵ROM、
またはROMリンキングのための装備を有していない。第
４図において、MDATAラッチ20の出力端子は内部バス80
に接続されている。M2制御信号は、M2制御回線44によっ
てマルチプレクサM2に接続され、またラッチL8及びL9を
介して内部ノーオペレーション（NO−OP）回線82へ送信
される。

クロックサイクル２中に共用RAMアレイ12が何等かの
他の機能を行なうべきであるならば、MUX42が、先行の
マイクロ命令内のビットによって制御され、クロックサ
イクル２の位相Ａ中に他の機能アドレスをアドレスラッ
チへ転送する。この制御ビットはラッチL8及びL9を通っ
て遅延させられ、そして、他の機能ビームがMDATAラッ
チ20内にラッチされると、クロックサイクル２の位相Ｂ
中に内部ノーオペレーション回線82上で主張される。こ
のノーオペレーション信号は、処理装置10が他の機能デ
ータをマイクロ命令として実行することを妨げる。例え
ば、ノーオペレーション信号を用いて、デコード回路か
らの他の機能データをゲート制御することができる。

第４図に示す実施例装置は第１図に示す実施例よりも
構造が簡単である。しかし、与えられたクロックサイク
ル中にノーオペレーション信号が主張されるので、この
実施例の装置は、与えられたマイクロプログラムを実行
するためにより多くのクロックサイクルを必要とし、そ
の結果、全体的動作が遅くなる。従って、この実施例の
装置の使用は、マイクロプロセッサを用いようとする用
途の必要条件によって定まる。

前述したいずれの実施例においても、マイクロプログ
ラムカウンタ50は、プログラムカウンタアドレスが共用
RAM12へ送られなくとも、プログラムカウンタアドレス
をインクリメントし続ける。従って、スキップされた記
憶場所がアクセスされたときのクロックサイクル中に何
等かの他の機能を行ないためにRAMを用いるべきである
ならば、プログラマはRAMの制御記憶部内の記憶場所を
スキップするように注意することが必要である。

本発明の他の実施例の有効性は、簡単なマイクロ命令
の実行を考察することにより、よく理解できる。この例
においては、１組の記憶場所（データキャッシュ内にあ
るものとする）を合算し、次いでその結果を、WrAddrと
記号付けしてある何等かの記憶場所に記憶させる。デー
タキャッシュ、ページテーブルキャッシュ、及びマイク
ロコードが共用メモリアレイ12に記憶されているものと
する。第１表は、RAMに記憶させるため、並びにマクロ
コード及び他のデータを記憶するために別々のメモリア
レイを有する従来の非共用構成、内蔵ROMまたはROMリン
キング能力を有していない第４図に示す共用構成、及び
第１図に示す共用マイクロRAM/マイクロROM構成に対す
る種々の動作を列挙して示すものである。

外部メモリ、内蔵ROM、及びアクセスされたマイクロ
命令の実施に対する所要のアクセスを示すタイミング図
表を第５図に示す。

第５図の表から解るように、第１図に示す実施例は従
来の非共用構成と同じ性能を発揮することができる。第
４図のより簡単な実施例は、他の機能データがMDATAラ
ッチ20内に存在するときにマイクロコード化済み動作を
行なうことができないので、同じ動作を行なうには追加
のクロックサイクルを必要とする。

この実施例においては、PCは、マイクロコードが共用
RAMアレイ12からアクセスされるか、または内蔵ROM32か
らアクセスされるかとは無関係に、クロックサイクルご
とにインクリメントされる。従って、PCは、マイクロ命
令にアクセスするためにリンクアドレスが用いられてい
るとしても、クロックサイクルごとに決定されてリター
ンスタックレジスタに記憶される。

以上、本発明をその実施例について説明した。当業者
は種々の変形及び代替物使用を行なうことができる。特
に、本発明の範囲内でタイミング機構及びラッチ制御装
置の変形が可能である。ハードウェアを適当に変形すれ
ば多重位相または単一位相のクロック信号を用いること
ができる。また、マイクロコードが内蔵ROM32からアク
セスされる場合にPCをインクリメントするという必要が
ない。CPUの格別の要件は、PCをインクリメントするか
どうかを指令することである。即ち、本発明について
は、特許請求の範囲に記載の如き本発明の範囲内で種々
の変更及び変形が可能である。

以上の記載に関連して、以下の各項を開示する。

1.与えられたクロックサイクル中に、共用RAMが、マク
ロ命令の提供または何等かの他の機能の実施に使用中で
ある場合に、前記与えられたクロックサイクル中に、与
えられたマイクロ命令にROMからアクセスするための手
段は、 マイクロプログラム内の与えられた命令の直前の先行
マイクロ命令内にあり、前記与えられたマイクロ命令が
前記共用RAMによって提供されるべきかまたは前記ROMか
らアクセスされるべきかを制御するための制御フィール
ドと、 前記与えられたマイクロ命令が記憶されている前記RO
M内の記憶場所を指定する前記先行マイクロ命令内にあ
るリンクフィールドと、 を具備する。

2.第１項に記載のアクセスするための手段は、更に、 前記共用RAMによって提供される先行マイクロ命令を
送信するためのRAMマイクロ命令バスと、 前記ROMからアクセスされる先行マイクロ命令を送信
するためのROMマイクロ命令バスと、 前記ROMマイクロ命令バス及びRAMマイクロ命令バスに
それぞれ接続された第１及び第２の入力ポートを有し、
制御ポートを有し、及び出力ポートを有するマルチプレ
クサ（MUX）と、 複数の回線を含み、前記MUXの出力ポートに接続され
た出力マイクロ命令バスと、 前記リンクフィールドを前記ROMのADRポートへ転送す
るため、前記出力マイクロ命令バスの第１の選択された
複数の回線に、及び前記ROMのADRポートに接続されたリ
ンクバスと、 前記制御フィールドを前記MUXの制御ポートへ転送す
るため、前記マイクロ命令バスの第２の複数の回線に、
及び前記MUXの制御ポートに接続された制御バスと、 を具備する。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック線図、第２図
は本発明の実施例に用いられる双***相クロック装置を
説明するためのタイミング線図、第３図はマイクロ命令
の編成を示す線図、第４図は本発明の他の実施例を示す
ブロック線図、第５図は本発明装置の動作を示すタイミ
ング線図である。 12……共用RAMアレイ、 20……MDATAラッチ、 24,40……マルチプレクサ、 30,42……アドレスラッチ、 32……内蔵ROM、 34……ROM出力ラッチ、 50……マイクロプログラムカウンタ、 52……インクリメンタ、 56……ALU、 58……ローカルレジスタ。

フロントページの続き (56)参考文献 特開 昭50−79229（ＪＰ，Ａ) 特開 昭50−14244（ＪＰ，Ａ)

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】マクロコード命令（マクロ命令）のプログ
   ラムを実行する処理装置と、順次クロックサイクルを決
   定するためのクロック装置とを含み、与えられたマクロ
   命令を実行するために幾つかのクロックサイクルを必要
   とし、その与えられたマクロ命令が、マイクロプログラ
   ムを形成するマイクロコード命令（マイクロ命令）の順
   序付きシーケンスにより通訳される型式のディジタル装
   置であって、前記与えられたマクロ命令を記憶し、その
   与えられたマクロ命令を通訳する与えられたマイクロ命
   令シーケンスを記憶し、データキャッシュ、ページテー
   ブルキャッシュまたは他の形式のキャッシュテーブルの
   アクセスまたは更新のような他のRAM機能を実行する共
   用のRAMアレイを含むディジタル装置において、前記与
   えられたマイクロ命令シーケンスをアクセスし実行して
   前記与えられたマクロ命令を通訳する補助装置が、 アドレスポート、データポート及び複数のROM記憶場所
   を有して前記処理装置内に含まれており、前記複数のRO
   M記憶場所の与えられたマイクロ命令シーケンスから選
   択されたマイクロ命令を記憶するリードオンリメモリ
   （ROM）と、 前記与えられたマイクロ命令シーケンスでマイクロ命令
   にアクセスし、共用のRAMがマイクロ命令の提供または
   何らかの他のRAM機能の実行に使用中でない場合に引き
   続きクロックサイクル中に前記与えられたマイクロ命令
   を通訳する手段と、 第１の与えられたクロックサイクルの間に、前記共用の
   RAMアレイからアクセスされたマイクロ命令に応答し
   て、前記共用のRAMアレイが、前記第１の与えられたク
   ロックサイクルに続く第２の与えられたクロックサイク
   ルの間に何らかの他のRAM機能の実行に使用中であるか
   どうかの表示を発生する手段と、 前記表示に応答して、前記処理装置で発生されたアドレ
   スを前記共用のRAMアレイに向けて前記第２の与えられ
   たクロックサイクルの間に何らかの他のRAM機能の実行
   を可能にする手段と、 前記表示に応答して、前記共用のRAMアレイが前記第２
   の与えられたクロックサイクルの間にマイクロ命令の提
   供または何らかの他のRAM機能の実行に使用中であれば
   前記第２の与えられたクロックサイクルの間に、与えら
   れた選択されたマイクロ命令にアクセスする手段（ここ
   で、該与えられた選択されたマイクロ命令は第２の与え
   られたクロックサイクルの間に共用のRAMからアクセス
   される前記与えられたマイクロ命令シーケンスにおける
   マイクロ命令である）と、 を備えていることを特徴とするディジタル装置。
2. 【請求項２】前記アクセスする手段が、 前記与えられた選択されたマイクロ命令の直前の先行の
   マイクロ命令内にあって、前記与えられたマイクロ命令
   が前記ROMからのアクセスのために利用できるかどうか
   を認識する制御フィールドと、 前記先行のマイクロ命令内にあって、前記与えられたマ
   イクロ命令が記憶されたROM内の記憶場所を特定するリ
   ンクフィールドと、 を備えていることを特徴とする特許請求の範囲第１項に
   記載のディジタル装置。
3. 【請求項３】前記アクセスする手段は、 前記共用RAMアレイにより提供されたマイクロ命令を転
   送するためのRAMマイクロ命令バスと、 前記ROMからアクセスされたマイクロ命令を転送するた
   めのROMマイクロ命令バスと、 前記ROMおよびRAMのマイクロ命令バスにそれぞれ接続さ
   れた第１および第２の入力ポートを有しかつ制御ポート
   および出力ポートを有するマルチプレクサと、 前記マルチプレクサの出力ポートに接続された、複数の
   ラインから成る出力マイクロ命令バスと、 前記出力マイクロ命令バスの複数のラインのうちの第１
   の数のラインと前記ROMのアドレスポートに接続され、
   前記リンクフィールドをROMのアドレスポートに転送す
   るリンクバスと、 前記出力マイクロ命令バスの複数のラインのうちの第２
   の数のラインと前記マルチプレクサの制御ポートに接続
   され、前記制御フィールドを前記マルチプレクサの制御
   ポートに転送する制御バスと、 を備えていることを特徴とする特許請求の範囲第２項に
   記載のディジタル装置。
4. 【請求項４】複数の第１のマイクロ命令の直後に一つの
   第２のマイクロ命令が続くようなマイクロ命令の整列さ
   れたシーケンスを記憶するマイクロ命令記憶装置であっ
   て、各マイクロ命令がディジタル装置を介して複数の制
   御動作のうちの一つもしくはそれ以上の制御動作を実行
   するようになったマイクロ命令記憶装置において、 マイクロ命令の選択された一つのコピーを記憶するリー
   ドオンメモリ（ROM）手段と、 マイクロ命令および他の情報のシーケンスを含み、第１
   の動作モードにおいてメモリアドレスに応じて順序よく
   マイクロ命令のシーケンスを提供し、第２の動作モード
   において他の情報へのアクセスを提供するランダムアク
   セスメモリ（RAM）手段であって、第２のモードの直前
   の第１モードでアクセスされた第１のマイクロ命令が第
   ２のマイクロ命令のコピーがROM手段に含まれるかどう
   かを表示するデータを含むように構成されているRAM手
   段と、 RAM手段に接続されかつ前記データに応答してRAM手段が
   第２モードにある間にROM手段から第２のマイクロ命令
   のコピーをアクセスする手段と、 を備えていることを特徴とするマイクロ命令記憶装置。
5. 【請求項５】前記データが、第２マイクロ命令が記憶さ
   れているROM手段内の場所を表示するアドレス情報を含
   むことを特徴とする特許請求の範囲第４項に記載のマイ
   クロ命令記憶装置。
6. 【請求項６】RAM手段の第２の動作モードが、ページテ
   ーブルキャッシュ動作を含むことを特徴とする特許請求
   の範囲第５項に記載のマイクロ命令記憶装置。
7. 【請求項７】前記データが、第２のマイクロ命令のコピ
   ーがROM手段内にあることを表示するディジタル状態に
   設定できる少なくとも一つのビットを含むことを特徴と
   する特許請求の範囲第５項に記載のマイクロ命令記載装
   置。