JPH0738156B2 - マイクロ命令制御装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、独立な複数の外部バスを単一のマイクロ命令
制御機構により制御する装置に関するもので、特に複数
の外部バスに同一の処理を行う場合に好適なマイクロ命
令制御装置に関するものである。

従来の技術 独立な複数の外部バスを単一のマイクロプログラム制御
機構で制御する装置に関して直接記載された文献はない
が、従来の外部バスを制御するマイクロ命令制御装置と
しては、例えば、ナシヨナル テクニカル レポート
（National Technical Report）、Vol.29、p.116（198
3）に示されている。

第３図はこの従来のマイクロ命令制御装置のブロック図
を示すものであり、１は入出力命令を含む複数のマイク
ロ命令を格納する制御記憶部、２は制御記憶部１に格納
されたマイクロ命令のうちの１語を選択するアドレスレ
ジスタ、３は選択されたマイクロ命令を格納するデータ
レジスタ、４はデータレジスタ３に格納されたマイクロ
命令に従って制御信号を発生するデコーダ、５は外部バ
ス６に対して入出力を制御するバス制御装置（以下BTC
と称す）、７はバス制御装置に対する起動信号である。

以上のように構成された従来のマイクロ命令制御装置に
おいては、制御記憶部１からの入出力命令がデータレジ
スタ３に格納されるとデコーダ４はBTC5に対して信号７
を発生する。BTC5は信号７が入力されると外部バス６に
対して制御を行う。

発明が解決しようとする課題 しかしながら上記のような構成では、独立な複数の外部
バスを制御する場合、デコーダ４からの信号とバス制御
装置が直結されているので、外部バスの種類だけの異な
った入出力用マイクロ命令を用意しなければならずマイ
クロ命令の１語の語長が長くなってしまうことに、外部
バス毎の入出力用のマイクロプログラムは異なったもの
が必要で制御記憶部の量が増大するという問題点を有し
ていた。

本発明はかかる従来技術の課題に鑑み、マイクロプログ
ラムを共有化することにより、複数の外部バスの入出力
制御に、少ないハードウェア量で対応できるマイクロ命
令制御装置を提供することを目的とする。

課題を解決するための手段 本発明は、第１の外部バスとの入出力を制御する第１の
バス制御装置と、第２の外部バスとの入出力を制御する
第２のバス制御装置と、入出力命令を含む複数のマイク
ロ命令を格納する制御記憶部と、前記制御記憶部からの
出力を格納するデータレジスタと、前記データレジスタ
に格納されたマイクロ命令を解読し入出力命令の場合前
記第１、第２のバス制御装置に起動信号を発生するデコ
ーダと、前記起動信号は第１、第２のバス制御装置のい
ずれに対する起動信号であるのかを示すモードレジスタ
とを備え、モードレジスタは前記データレジスタの出力
に接続され、前記デコーダはマイクロ命令が前記モード
レジスタへのデータ格納命令であるときにはレジスタに
対して格納信号を発生するデコーダであることを特徴と
するマイクロ命令制御装置である。

作用 本発明は前記した構成により、入出力命令の実行が第
１、第２の外部バスのいずれに対するものであるかを示
す情報を予めモードレジスタに設定しておき、この値に
よって第１、第２のバス制御装置のいずれを起動するか
を入出力命令実行時に決めるので、第１、第２の外部バ
スに対する入出力動作も同じマイクロ命令を使用するこ
とができるマイクロプログラムの共用化が図れるので制
御記憶部が節約できる。

実施例 以下に、本発明の実施例を図面に基づいて説明する。

第１図は本発明の第１の実施例におけるマイクロ命令制
御装置のブロック図を示すものである。第１図におい
て、11は複数のマイクロ命令を格納する制御記憶部、12
は制御記憶部11に格納されたマイクロ命令のうちの１語
を選択するアドレスレジスタ、13は選択されたマイクロ
命令を格納するデータレジスタ、14はデータレジスタ13
に格納されたマイクロ命令に従って制御信号を発生する
デコーダ、15は第１の外部バス16に対して入出力を制御
する第１のバス制御装置（以下第１のBTCと称す）、17
はデータレジスタ13に格納された命令が入出力命令の時
に発生される起動信号、18は第２の外部バス19に対して
入出力を制御する第２のバス制御装置（以下第２のBTC
と称す）、20はモードレジスタ、21はモードレジスタ20
へのデータ線、22はモードレジスタへの格納信号、23、
24は第１のBTC15に対する第１の起動信号25、第２のBTC
18に対する第２の起動信号26を各々発生するANDゲート
である。

以上のように構成された本実施例のマイクロ命令制御装
置について、以下その動作を説明する。

デコーダ14は、モードレジスタ20へのデータ設定命令が
データレジスタ13に格納されると、モードレジスタ20に
格納信号22を発生しデータ線21を介して所望の値を設定
する。入出力命令がデータレジスタ13に格納された場
合、デコーダ14はBTCに対する起動信号17を発生する。
ゲート23は前記モードレジスタの状態が論理“1"のとき
で、起動信号17が活性化された時第１のBTC15に対して
第１の起動信号25を発生する。ゲート24は前記モードレ
ジスタの状態が論理“0"のときで、起動信号17が活性化
された時第１のBTC15に対して起動信号26を発生する。

以上のように本実施例によれば、どちらの外部バスを使
用するかを示すモードレジスタを設けることにより、２
つの外部バスに対する入出力動作を単一のマイクロ命令
で制御できる。また、マイクロ命令の中にモードレジス
タへの格納命令を設けることで少ないハードウェア量で
モードレジスタの設定が行える。

第２図は本発明の第２の実施例におけるマイクロ命令制
御装置のブロック図である。同図において、11は複数の
マイクロ命令を格納する制御記憶部、12は制御記憶部11
に格納されたマイクロ命令のうちの１語を選択するアド
レスレジスタ、13は選択されたマイクロ命令を格納する
データレジスタ、15は第１の外部バス16に対して入出力
を制御する第１のBTC、18は第２の外部バス19に対して
入出力を制御する第２のBTC、20はモードレジスタ、21
はモードレジスタ20へのデータ線、22はモードレジスタ
への格納信号、23、24はANDゲートで、以上は第１図の
構成と同様なものである。第１図の構成と異なるのは、
27は第１の入出力命令の時に信号28を発生し、第２の入
出力命令の時に信号29を発生し、第３の入出力命令の時
に信号17を発生するデコーダである点と、ANDゲート23
の出力と信号28の論理和をとることで第１のBTC15に対
する第１の起動信号25を発生するORゲート30と、ANDゲ
ート24の出力と信号29の論理和をとることで第２のBTC1
8に対する起動信号26を発生するORゲート31を設けたた
点と、第２のBTC18は起動された時にマイクロ命令の実
行を待機させる信号32を発生する点である。

前記のように構成された第２の実施例のマイクロ命令制
御装置について、以下その動作を説明する。

第１の入出力命令がデータレジスタ13に格納されるとデ
コーダ27は信号28を発生し、ORゲート30を介して第１の
BTC15に起動信号25を与え外部バス16との入出力動作を
実行する。第２の入出力命令がデータレジスタ13に格納
されるとデコーダ27は信号29を発生し、ORゲート31を介
して第２のBTC18に起動信号26を与え外部バス19との入
出力動作を実行する。第３の入出力命令がデータレジス
タ13に格納されるとデコーダ27は信号17を発生し、前記
モードレジスタの状態が論理“1"の時は第１のBTC15に
対して起動信号25を発生し、前記モードレジスタの状態
が論理“0"の時は第２のBTC18に対して起動信号26を発
生する。第２のBTC18は起動信号26が入力されると外部
バス19での入出力動作が完了するまでマイクロ命令制御
機構が次のマイクロ命令の実行に移らないように待機信
号を発生する。

以上のように、第２の実施例によれば各外部バスに対す
る専用の入出力命令を設けることにより、モードレジス
タの設定を行わずに特定の外部バスに固有の処理も実行
できる。また、第２のBTC18からの待機信号32によって
必要なだけマイクロ命令の実行を待機させることで、速
度の異なる外部バスの制御も容易に行える。

なお、第１及び第２の実施例において外部バスは２組の
場合を示したが何組でもよい。

発明の効果 以上説明したように、本発明によれば、少ないハードウ
ェア量で複数の独立した外部バスの入出力を制御でき、
その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における第１の実施例のマイクロ命令制
御装置のブロック図、第２図は本発明における他の実施
例のマイクロ命令制御装置のブロック図、第３図は従来
のマイクロ命令制御装置のブロック図である。 11…制御記憶部、13…データレジスタ、14…デコーダ、
15…第１のBTC、17…BTC起動信号、18…第２のBTC、20
…モードレジスタ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１の外部バスとの入出力を制御する第１
   のバス制御装置と、第２の外部バスとの入出力を制御す
   る第２のバス制御装置と、入出力命令を含む複数のマイ
   クロ命令を格納する制御記憶部と、前記制御記憶部から
   の出力を格納するデータレジスタと、前記データレジス
   タに格納されたマイクロ命令を解読し入出力命令の場合
   前記第１、第２のバス制御装置に起動信号を発生するデ
   コーダと、前記起動信号は第１、第２のバス制御装置の
   いずれに対する起動信号であるのかを示すモードレジス
   タとを備え、モードレジスタは前記データレジスタの出
   力に接続され、前記デコーダはマイクロ命令が前記モー
   ドレジスタへのデータ格納命令であるときにはレジスタ
   に対して格納信号を発生するデコーダであることを特徴
   とするマイクロ命令制御装置。
2. 【請求項２】制御記憶部に格納されるマイクロ命令は第
   １、第２、第３の入出力命令を含み、第１の入出力命令
   は前記第１のバス制御装置に対する入出力命令であり、
   第２の入出力命令は前記第２のバス制御装置に対する入
   出力命令であり、第３の入出力命令は、前記モードレジ
   スタの内容に従って前記第１、第２のバス制御装置のい
   ずれかに対する入出力命令であることを特徴とする請求
   項１記載のマイクロ命令制御装置。