JPS6054472A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPS6054472A JPS6054472A JP58162734A JP16273483A JPS6054472A JP S6054472 A JPS6054472 A JP S6054472A JP 58162734 A JP58162734 A JP 58162734A JP 16273483 A JP16273483 A JP 16273483A JP S6054472 A JPS6054472 A JP S6054472A
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- JP
- Japan
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- groove
- insulating film
- film
- substrate
- etching
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電荷蓄積部である容量と絶縁ゲート電界効果
トランジスタを含んでなる半導体記憶装置における電荷
蓄積部の構造に関するものである。
トランジスタを含んでなる半導体記憶装置における電荷
蓄積部の構造に関するものである。
電荷の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量からなるメモリセル（以下ＩＴＩＣセルと
略す）は、構成要素も少く、セル面積も小さいため高集
積メモリ用メモリセルとして重要である。ところでメモ
リの高集積化によるメモリセルサイズの縮小に伴い、Ｉ
ＴＩＣセル構造における容量部面積が減少してきている
。ぞして容Ｍ部面積の減少による記憶電荷量の減少は、
耐α粒子問題、センスアンプの感度の劣化を引き起す。
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量からなるメモリセル（以下ＩＴＩＣセルと
略す）は、構成要素も少く、セル面積も小さいため高集
積メモリ用メモリセルとして重要である。ところでメモ
リの高集積化によるメモリセルサイズの縮小に伴い、Ｉ
ＴＩＣセル構造における容量部面積が減少してきている
。ぞして容Ｍ部面積の減少による記憶電荷量の減少は、
耐α粒子問題、センスアンプの感度の劣化を引き起す。
従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず犬き々記憶容量部を形成する方
法として半導体基板内に溝を設け、この溝の側面と半導
体基板間に容量に形成する方法が知られている。
積の縮小にもかかわらず犬き々記憶容量部を形成する方
法として半導体基板内に溝を設け、この溝の側面と半導
体基板間に容量に形成する方法が知られている。
第１図に従来よく知られている、溝を用いて容量部を形
成する］ ’Ｉ’ １ （］セルの一例を示す。第１図
において、３が容量電極で反転層６との間に薄い絶縁膜
２を設けることにより記憶容量部を形成している。４け
スイッチングトランジスタのゲート電極でワード線に接
続されており、ビット線に接続されている拡散層５と反
転層６の間の電荷の移動を制御する。
成する］ ’Ｉ’ １ （］セルの一例を示す。第１図
において、３が容量電極で反転層６との間に薄い絶縁膜
２を設けることにより記憶容量部を形成している。４け
スイッチングトランジスタのゲート電極でワード線に接
続されており、ビット線に接続されている拡散層５と反
転層６の間の電荷の移動を制御する。
しかしながら、従来の溝を用いて容量部を形成する１’
ｌ’ １０土ルはより大角な容量を確保するため容（４
電極３と反転層６との間に薄い絶縁膜２を形成している
ため、角ばった端部での市：界集中によシ絶縁膜の耐圧
劣化が生じるという欠点がある。
ｌ’ １０土ルはより大角な容量を確保するため容（４
電極３と反転層６との間に薄い絶縁膜２を形成している
ため、角ばった端部での市：界集中によシ絶縁膜の耐圧
劣化が生じるという欠点がある。
これは溝を用いて容量部を形成するｌＴｌ０セルにおい
て信頼性上大きな問題である。
て信頼性上大きな問題である。
本発明は、溝を用いて容量部を形成するＩＴＩことを目
的とする。
的とする。
本発明によれば、半導体基板表面に形成されその表面に
絶縁膜が形成され、導体がその中に埋めこまれた溝を電
荷蓄積部として用いる半導体記憶装置において、溝の側
面と基板表面とが接する部分の絶縁膜のうち溝の側面の
部分の絶縁膜かあるいは溝の周囲の基板表面の絶縁膜が
溝の他の部分の絶縁膜よシ厚く形成されていることを特
徴とする半導体記憶装置が得られ、さらに本発明によれ
ば半導体基板上に絶縁膜を設け、溝形成領域以外をレジ
ストで被う工程、異方性エツチングによシ前記レジスト
をマスクとして前記絶縁膜をエツチングしさらに前記半
導体基板をエツチングして浅い溝を形成する工程、前記
溝の表面に絶縁膜を形成する工程、異方性エツチングに
より前記溝の底部に形成された前記絶縁膜のみをエツチ
ングして前記溝の側面にだけ前記絶縁膜を残し露出した
半導体基板をエツチングして深い溝を形成する工程、前
記深い溝の表面を薄い絶縁膜で被う工程を含むことを特
徴とする半導体記憶装置の製造方法が得られる。
絶縁膜が形成され、導体がその中に埋めこまれた溝を電
荷蓄積部として用いる半導体記憶装置において、溝の側
面と基板表面とが接する部分の絶縁膜のうち溝の側面の
部分の絶縁膜かあるいは溝の周囲の基板表面の絶縁膜が
溝の他の部分の絶縁膜よシ厚く形成されていることを特
徴とする半導体記憶装置が得られ、さらに本発明によれ
ば半導体基板上に絶縁膜を設け、溝形成領域以外をレジ
ストで被う工程、異方性エツチングによシ前記レジスト
をマスクとして前記絶縁膜をエツチングしさらに前記半
導体基板をエツチングして浅い溝を形成する工程、前記
溝の表面に絶縁膜を形成する工程、異方性エツチングに
より前記溝の底部に形成された前記絶縁膜のみをエツチ
ングして前記溝の側面にだけ前記絶縁膜を残し露出した
半導体基板をエツチングして深い溝を形成する工程、前
記深い溝の表面を薄い絶縁膜で被う工程を含むことを特
徴とする半導体記憶装置の製造方法が得られる。
以下本発明の典型的な実施例を図面を用いて詳述する。
第２図（ａ）、但）、（Ｃ）、ｌｄ）、（ｅ）、（ｆ）
、（ｇ）、（ｈ）は本発明における溝を用いて容量部を
形成する製造プロセスを順を追って示した模式的断面図
である。
、（ｇ）、（ｈ）は本発明における溝を用いて容量部を
形成する製造プロセスを順を追って示した模式的断面図
である。
第２図（ａ）は、Ｐ型シリコン却結晶基板１１上に薄い
二酸化珪素膜１２、窒化珪素膜１３、および厚い二酸化
珪素膜１４を順次形成した抜溝を形成する以外の領域を
レジストパターン１５で被った状態を示す。
二酸化珪素膜１２、窒化珪素膜１３、および厚い二酸化
珪素膜１４を順次形成した抜溝を形成する以外の領域を
レジストパターン１５で被った状態を示す。
第２図の）は、前記レジストパターン１５をエツチング
マスクとして異方性エツチング技術 例えば反応性スパ
ッタエッチ技術を用いることにより（５） 下地の前記二酸化珪素膜１４、窒化珪素膜１３、二酸化
珪素膜１２を順次エツチング除去した後、前記二酸化珪
素膜１４をもエツチングマスクとして前記シリコン基板
１１をさらにエツチングして溝の深さが０．３μｍ程度
の浅い溝Ａを形成しさらに熱酸化法により前記溝Ａの内
壁に絶縁膜として二酸化珪素膜１６を形成した状態を示
す。
マスクとして異方性エツチング技術 例えば反応性スパ
ッタエッチ技術を用いることにより（５） 下地の前記二酸化珪素膜１４、窒化珪素膜１３、二酸化
珪素膜１２を順次エツチング除去した後、前記二酸化珪
素膜１４をもエツチングマスクとして前記シリコン基板
１１をさらにエツチングして溝の深さが０．３μｍ程度
の浅い溝Ａを形成しさらに熱酸化法により前記溝Ａの内
壁に絶縁膜として二酸化珪素膜１６を形成した状態を示
す。
第２図（Ｃ）は、前述の工程と同様に異方性エツチング
技術により前記二酸化珪素膜をエツチング除去し前記溝
Ａの側面部のみに前記二酸化珪素膜１６′を残した稜前
記二酸化珪素膜１４′をエツチングマスクとして再び異
方性エツチング技術により前記シリコン基板１１をエツ
チング除去し溝の深さが１μｍ以上の深い溝Ａ′を形成
しさらに熱酸化法により前記溝にの表面に薄い二酸化珪
素膜１７を形成した状態を示す。
技術により前記二酸化珪素膜をエツチング除去し前記溝
Ａの側面部のみに前記二酸化珪素膜１６′を残した稜前
記二酸化珪素膜１４′をエツチングマスクとして再び異
方性エツチング技術により前記シリコン基板１１をエツ
チング除去し溝の深さが１μｍ以上の深い溝Ａ′を形成
しさらに熱酸化法により前記溝にの表面に薄い二酸化珪
素膜１７を形成した状態を示す。
第２図（ｄ）は、レジスト１８をウエハ−全面に塗布し
て表面を平坦にした状態を示す。
て表面を平坦にした状態を示す。
第２図（ｅ）は、異方性エツチング技術 例えば反応性
スパッタエッチ技術によシ前記レジスト（６） １８を表ｉ１＋ｉ 、１：リエッチング除去してゆき前
記溝部にレジストを残した後、このレジス）１８’ヲエ
ツチングマスクとして反応性スパッタエッチ技術により
前記二酸化珪素膜１４′および窒化珪素膜１３′を除去
した状態を示す。
スパッタエッチ技術によシ前記レジスト（６） １８を表ｉ１＋ｉ 、１：リエッチング除去してゆき前
記溝部にレジストを残した後、このレジス）１８’ヲエ
ツチングマスクとして反応性スパッタエッチ技術により
前記二酸化珪素膜１４′および窒化珪素膜１３′を除去
した状態を示す。
第２図（ｆ）は、前ｎ１シホトレジスト１８′を除去後
ウェハー全体に薄い窒化珪素膜１９およびｎ型不純物
例えばリンを含んだ厚い多結晶シリコン２０を形成ｊ−
溝部を埋めた状態を示す。
ウェハー全体に薄い窒化珪素膜１９およびｎ型不純物
例えばリンを含んだ厚い多結晶シリコン２０を形成ｊ−
溝部を埋めた状態を示す。
第２図（ｇ）は、前記多結晶シリコン２０を表面よりエ
ツチングしてゆき前記溝Ｎ内にのみ前記多結晶シリコン
を残した後、再びｎ型不純物 例えばリンを含んだ多結
晶シリコン２１を全面的に形成し、さらに容量部の電極
形状を有するレジスト２２をバターニングした状態を示
す。
ツチングしてゆき前記溝Ｎ内にのみ前記多結晶シリコン
を残した後、再びｎ型不純物 例えばリンを含んだ多結
晶シリコン２１を全面的に形成し、さらに容量部の電極
形状を有するレジスト２２をバターニングした状態を示
す。
第２図（１１）は、前記レジスト２２をエツチングマス
クとして前記多結晶シリコン２１をエツチングして容′
＆１′電極を形成した後、ワード線に接続しているスイ
ッチングトランジスタのゲート％Ｃ極２３およびビット
線に接続している拡散層２４．２４’を形成して、溝内
に容量をもつｌＴｌ０セルを形成した状態を示す。
クとして前記多結晶シリコン２１をエツチングして容′
＆１′電極を形成した後、ワード線に接続しているスイ
ッチングトランジスタのゲート％Ｃ極２３およびビット
線に接続している拡散層２４．２４’を形成して、溝内
に容量をもつｌＴｌ０セルを形成した状態を示す。
次に本発明の他の実施例を第２図同様、第３図を用いて
詳述する。
詳述する。
第３図（ａ）は、Ｐ型シリコン単結晶基板３１上に二酸
化珪素膜３２、窒化珪素膜３３、および厚い二酸化珪素
膜３４を順次形成した抜溝を形成する以外の領域をレジ
スト３５で被った状態を示す。
化珪素膜３２、窒化珪素膜３３、および厚い二酸化珪素
膜３４を順次形成した抜溝を形成する以外の領域をレジ
スト３５で被った状態を示す。
第３図（ｂ）は、前記ホトレジスト３５をエツチングマ
スクとして異方性エツチング技術 例えば反応性スパッ
タエッチ技術により下地の前記二酸化珪素膜３４、窒化
珪素膜３３、二酸化珪素膜３２を順次エツチング除去し
た後、前記二酸化珪素膜３４をもエツチングマスクとし
て前記シリコン基板３１をさらにエツチングして溝を形
成し、さらに熱酸化法により溝の表面に薄い二酸化珪素
膜３６を形成し、次にレジスト３７をウェハー全面に塗
布して表面を平坦にした状態を示す。
スクとして異方性エツチング技術 例えば反応性スパッ
タエッチ技術により下地の前記二酸化珪素膜３４、窒化
珪素膜３３、二酸化珪素膜３２を順次エツチング除去し
た後、前記二酸化珪素膜３４をもエツチングマスクとし
て前記シリコン基板３１をさらにエツチングして溝を形
成し、さらに熱酸化法により溝の表面に薄い二酸化珪素
膜３６を形成し、次にレジスト３７をウェハー全面に塗
布して表面を平坦にした状態を示す。
第３図（Ｃ）は、異方性エツチング技術 例えば反応性
スパッタエッチ技術により前記レジスト３７を表面より
エツチング除去してゆき前記溝部にレジストを残した後
、このレジスト３７′をエツチングマスクとして反応性
スパッタエッチ技術により前記二酸化珪素膜３４′およ
び窒化珪素膜３３′を除去１〜だ状態を示す。
スパッタエッチ技術により前記レジスト３７を表面より
エツチング除去してゆき前記溝部にレジストを残した後
、このレジスト３７′をエツチングマスクとして反応性
スパッタエッチ技術により前記二酸化珪素膜３４′およ
び窒化珪素膜３３′を除去１〜だ状態を示す。
第３図６１）は、前記ホトレジスト３７′を除去後ウェ
ハー全体に薄い窒化珪素膜３８およびｎ型不純物 例え
ばリンを含んだ厚い多結晶シリコン３９を形成し溝部を
埋めた状態を示す。
ハー全体に薄い窒化珪素膜３８およびｎ型不純物 例え
ばリンを含んだ厚い多結晶シリコン３９を形成し溝部を
埋めた状態を示す。
第３図（ｅ）は、前記多結晶シリコン３９を表面よりエ
ツチングしてゆき前記溝内にのみ前記多結晶シリコンを
残した後、再びｎ型不純物 例えばリンを含んだ多結晶
シリコン４０を全面に形成し、さらに容量部の電極形状
を有する４１／シスト４１をバターニングした状態を示
す。
ツチングしてゆき前記溝内にのみ前記多結晶シリコンを
残した後、再びｎ型不純物 例えばリンを含んだ多結晶
シリコン４０を全面に形成し、さらに容量部の電極形状
を有する４１／シスト４１をバターニングした状態を示
す。
第３図（ｆ）は、前記レジスト４１をエツチングマスク
として、前記多結晶シリコン４０をエツチングして容Ｉ
ｎ ｉｌｆ、極を形ｈνした後、ワード線に接続してい
るスイッチングトランジスタのゲート電極４２およびビ
ット線に接続している拡散層４３を（９） 形成して、溝内に容量をもつｌＴｌ０セルを形成した状
態を示す。
として、前記多結晶シリコン４０をエツチングして容Ｉ
ｎ ｉｌｆ、極を形ｈνした後、ワード線に接続してい
るスイッチングトランジスタのゲート電極４２およびビ
ット線に接続している拡散層４３を（９） 形成して、溝内に容量をもつｌＴｌ０セルを形成した状
態を示す。
本発明によれば、シリコン単結晶基板に＃を形成し、シ
リコン基板と溝を埋めるように形成した容量電極の間に
薄い絶縁膜を設けて容量を形成する構造において、溝の
開口部端付近における溝側面の絶縁膜厚を他の溝側面に
形成される絶縁膜厚よシ厚く形成することにより、溝開
口部端での電界集中による絶縁膜の耐圧劣化を防ぐこと
ができる。このように溝側面の絶縁膜厚を二段構造にす
ることにより絶縁膜の耐圧劣化を防ぐことは、高集積化
されたメモリにおいて高信頼性を確保する上で重要なこ
とである。
リコン基板と溝を埋めるように形成した容量電極の間に
薄い絶縁膜を設けて容量を形成する構造において、溝の
開口部端付近における溝側面の絶縁膜厚を他の溝側面に
形成される絶縁膜厚よシ厚く形成することにより、溝開
口部端での電界集中による絶縁膜の耐圧劣化を防ぐこと
ができる。このように溝側面の絶縁膜厚を二段構造にす
ることにより絶縁膜の耐圧劣化を防ぐことは、高集積化
されたメモリにおいて高信頼性を確保する上で重要なこ
とである。
以上述べたように本発明によれば、溝を用いて容量部を
形成するｌＴｌ０セルにおいて角ばった溝開口端部にお
ける絶縁膜の耐圧劣化を防ぐことによυ信頼性の高い容
量部構造が容易に得ら扛る。
形成するｌＴｌ０セルにおいて角ばった溝開口端部にお
ける絶縁膜の耐圧劣化を防ぐことによυ信頼性の高い容
量部構造が容易に得ら扛る。
第１図は、従来知られている溝を用いて容量部（１０）
全形成した１ ’ｌ’ Ｉ Ｏセルの模式的断面図であ
り、第２（ｆｆｌｌ（ａ）、（１））、（Ｃ）、（（１
）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および第３図（ａ
）、０））、（Ｃ）、（’１）、（ｅ）、（ｆ）は、本
発明の実施例をプロセスを追って示した模式的断面図で
ある。 図において各記号はそれぞれ次のものを示す。 １．１１．３１：シリコン基板、２．１２．１４．１４
′、１６．１６′、１７．３２．３４．３４′、３６：
二酸化珪素膜、３．２１’、４０’ ：容聞箪極、４．
２３．４２：ワード線に接続はれたスイッチングトラン
ジスタのゲート電極、５．２４．４３：ビット線に接続
された拡散層、６：反転層、１３．１３′、１９．３３
．３３’、３８ ： 窒化珪素膜、１５．１８．１８′
、２２．３７．３７′、４１ニレジスト、２０．２１．
３９．４０：多結晶シリコン、２４′、４３′：拡散層
、Ａ：浅い溝、Ａ′：深い溝。 ７１ 図 （１］） ７２図 ０Ｉ （１）＞ ／′、６゜ ７ 第２図 （ｅｌ りｎ （ｆｌ ７３図 （０） （Ｃ） ７３図 （ｄｌ （ｆ）
り、第２（ｆｆｌｌ（ａ）、（１））、（Ｃ）、（（１
）、（ｅ）、（ｆ）、（ｇ）、（ｈ）および第３図（ａ
）、０））、（Ｃ）、（’１）、（ｅ）、（ｆ）は、本
発明の実施例をプロセスを追って示した模式的断面図で
ある。 図において各記号はそれぞれ次のものを示す。 １．１１．３１：シリコン基板、２．１２．１４．１４
′、１６．１６′、１７．３２．３４．３４′、３６：
二酸化珪素膜、３．２１’、４０’ ：容聞箪極、４．
２３．４２：ワード線に接続はれたスイッチングトラン
ジスタのゲート電極、５．２４．４３：ビット線に接続
された拡散層、６：反転層、１３．１３′、１９．３３
．３３’、３８ ： 窒化珪素膜、１５．１８．１８′
、２２．３７．３７′、４１ニレジスト、２０．２１．
３９．４０：多結晶シリコン、２４′、４３′：拡散層
、Ａ：浅い溝、Ａ′：深い溝。 ７１ 図 （１］） ７２図 ０Ｉ （１）＞ ／′、６゜ ７ 第２図 （ｅｌ りｎ （ｆｌ ７３図 （０） （Ｃ） ７３図 （ｄｌ （ｆ）
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に形成されその表面に絶縁膜が形成
され、導体がその中に埋めこまれた溝を電荷蓄積部とし
て用いる半導体記憶装置において、溝の側面と基板表面
とが接する部分の絶縁膜のうち溝の側面の部分の絶縁膜
かあるいは溝の周囲の基板表面の絶縁膜が溝の他の部分
の絶縁膜より厚く形成されていることを特徴とする半導
体記憶装置。 ２、半導体基板上に絶縁膜を設け、溝形成領域以外をレ
ジストで被う工程、異方性エツチングにより前記レジス
トをマスクとして前記絶縁膜をエツチングしさらに前記
半導体基板をエツチングして浅い溝を形成する工程、前
記溝の表面に絶縁膜を形成する工程、異方性エツチング
によ多前記溝の底部に形成された前記絶縁膜のみをエツ
チングして前記溝の側面にだけ前記絶縁膜を残し、露出
した半導体基板をエツチングして深い溝を形成する工程
、前記深い溝の表面を薄い絶縁膜で被う工程を含むこと
を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162734A JPS6054472A (ja) | 1983-09-05 | 1983-09-05 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162734A JPS6054472A (ja) | 1983-09-05 | 1983-09-05 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054472A true JPS6054472A (ja) | 1985-03-28 |
Family
ID=15760244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162734A Pending JPS6054472A (ja) | 1983-09-05 | 1983-09-05 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054472A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0234891A2 (en) * | 1986-02-20 | 1987-09-02 | Fujitsu Limited | Semiconductor memory devices |
| JPS63133665A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| EP0283964A2 (en) * | 1987-03-20 | 1988-09-28 | Nec Corporation | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| EP0287056A2 (en) * | 1987-04-13 | 1988-10-19 | Nec Corporation | Dynamic random access memory device having a plurality of one transistor type memory cells |
| JPH0243766A (ja) * | 1988-08-03 | 1990-02-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
-
1983
- 1983-09-05 JP JP58162734A patent/JPS6054472A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0234891A2 (en) * | 1986-02-20 | 1987-09-02 | Fujitsu Limited | Semiconductor memory devices |
| US4801989A (en) * | 1986-02-20 | 1989-01-31 | Fujitsu Limited | Dynamic random access memory having trench capacitor with polysilicon lined lower electrode |
| JPS63133665A (ja) * | 1986-11-26 | 1988-06-06 | Matsushita Electronics Corp | 半導体記憶装置 |
| EP0283964A2 (en) * | 1987-03-20 | 1988-09-28 | Nec Corporation | Dynamic random access memory device having a plurality of improved one-transistor type memory cells |
| EP0287056A2 (en) * | 1987-04-13 | 1988-10-19 | Nec Corporation | Dynamic random access memory device having a plurality of one transistor type memory cells |
| JPH0243766A (ja) * | 1988-08-03 | 1990-02-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
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