KR100591016B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 본 발명에서는 커패시터를 이루는 스토리지 유전막 및 스토리지 전극을 반도체 기판의 활성 영역에서, 반도체 기판의 비 활성 영역, 예컨대, 소자 분리용 트랜치의 내부로 이전시키고, 이를 통해, 커패시터가 자신의 고유기능을 그대로 유지하면서도, 반도체 기판의 활성 영역을 불필요하게 점유하지 않도록 유도할 수 있다.
또한, 본 발명에서는 반도체 기판의 활성 영역에 형성되어 있던 커패시터를 반도체 기판의 비 활성 영역으로 옮기고, 이를 통해, 커패시터의 구조를 단차 제거에 유리한 트랜치형 구조로 유지시킴과 동시에, 활성 영역의 사이즈 최소화를 자연스럽게 이끌어냄으로써, 최종 완성되는 반도체 소자가 단자 증가에 의한 문제점 없이도, 일련의 고집적화에 탄력적으로 대응할 수 있도록 유도할 수 있다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
도 1은 종래의 기술에 따른 반도체 소자를 도시한 예시도.
도 2는 본 발명에 따른 반도체 소자를 도시한 예시도.
도 3a 내지 도 3p는 본 발명에 따른 반도체 소자 제조방법을 순차적으로 도시한 공정 순서도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 예시도.
본 발명은 반도체 소자에 관한 것으로, 좀더 상세하게는 커패시터를 이루는 스토리지 유전막 및 스토리지 전극을 반도체 기판의 활성 영역에서, 반도체 기판의 비 활성 영역, 예컨대, 소자 분리용 트랜치의 내부로 이전시키고, 이를 통해, 커패시터가 자신의 고유기능을 그대로 유지하면서도, 반도체 기판의 활성 영역을 불필요하게 점유하지 않도록 유도할 수 있는 반도체 소자에 관한 것이다. 또한, 본 발명은 이러한 반도체 소자를 제조하는 방법에 관한 것이다.
최근, 반도체 소자의 고 집적화가 급격히 진행되면서, 반도체 소자를 이루는 각 구조물들의 기하학적 구조 또한 큰 변화를 겪고 있다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 소자 체제 하에서, 통상, 반도체 기판(1)은 소자 분리막(2)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(1)의 활성 영역(AR)에는 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(10)와, 이 트랜지스터(10)에 의해 스위칭된 전하를 저장하는 커패시터(20)가 연계 배치된다.
이때, 트랜지스터(10)는 예컨대, 게이트 절연막 패턴(11), 게이트 전극 패턴(12), 스페이서(13), 소오스/드레인 확산층(14) 등이 조합된 구성을 취하게 되며, 커패시터(20)는 예컨대, 스토리지 유전막(21) 및 스토리지 전극(22)이 조합된 구성을 취하게 된다.
이 경우, 커패시터(20)를 이루는 스토리지 유전막(21) 및 스토리지 전극(22)은 예컨대, 반도체 기판(1)의 아래로 매몰된 트랜치(23:Trench)의 내부에 형성되며, 이 상황에서, 스토리지 전극(22)의 일부(22a)는 반도체 기판(1)의 표면으로 노출되어, 트랜지스터(10)의 소오스/드레인 확산층(14)과 전기적으로 접촉되는 구조를 취하게 된다.
이러한 종래의 체제 하에서, 반도체 소자의 고 집적화에 따라, 활성 영역(AR)을 줄이는 문제점은 최종 완성되는 반도체 소자의 품질을 결정짓는데 있어 매우 중요한 요인으로 작용할 수밖에 없게 된다.
그러나, 이러한 상황에도 불구하고, 상술한 바와 같이, 종래의 커패시터(20)는 트랜치형 구조를 이루면서, 활성 영역(AR)의 일부를 추가 점유하고 있기 때문 에, 별도의 조치가 취해지지 않는 한, 반도체 소자의 활성 영역(AR) 크기는 커패시터(20)의 점유 영역만큼 대폭 증가할 수밖에 없게 되며, 결국, 종래 에서는 반도체 소자의 활성 영역(AR)을 줄이는데 있어 많은 어려움을 겪을 수밖에 없게 된다.
물론, 커패시터(20)의 형태를 상술한 트랜치형 구조에서, 반도체 기판(1)의 상부로 쌓아올리는 이른바, 스택형 구조(Stack type structure)로 변경하면, 이러한 활성 영역(AR)의 사이즈 증가 문제를 어느 정도 줄일 수 있겠지만, 이 경우, 반도체 소자의 전체적인 단차가 커패시터(20)의 적층 정도만큼 불필요하게 증가하는 심각한 문제점이 추가로 발생할 수밖에 없기 때문에, 종래 에서는 트랜치형 커패시터(20)의 활성 영역 점유에 의한 폐해를 깊이 인식하면서도, 이에 대한 구체적인 대응방안을 전혀 마련하지 못하고 있는 실정이다.
따라서, 본 발명의 목적은 커패시터를 이루는 스토리지 유전막 및 스토리지 전극을 반도체 기판의 활성 영역에서, 반도체 기판의 비 활성 영역, 예컨대, 소자 분리용 트랜치의 내부로 이전시키고, 이를 통해, 커패시터가 자신의 고유기능을 그대로 유지하면서도, 반도체 기판의 활성 영역을 불필요하게 점유하지 않도록 유도하는데 있다.
본 발명의 다른 목적은 반도체 기판의 활성 영역에 형성되어 있던 커패시터를 반도체 기판의 비 활성 영역으로 옮기고, 이를 통해, 커패시터의 구조를 단차 제거에 유리한 트랜치형 구조로 유지시킴과 동시에, 활성 영역의 사이즈 최소화를 자연스럽게 이끌어냄으로써, 최종 완성되는 반도체 소자가 단자 증가에 의한 문제 점 없이도, 일련의 고집적화에 탄력적으로 대응할 수 있도록 유도하는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 활성 영역 및 비 활성 영역으로 구분된 반도체 기판의 비 활성 영역에 일정 깊이로 패여 식각 형성된 트랜치(Trench)와, 트랜치의 저부 공간을 채우는 스토리지 유전막과, 트랜치의 활성 영역 쪽 식각면과 맞닿은 상태로 몸체 일부가 스토리지 유전막 내에 매몰된 스토리지 전극과, 트랜치의 나머지 잔여 공간을 채우는 소자 분리막과, 트랜치의 활성 영역 쪽 식각면을 통해 스토리지 전극과 전기적으로 접촉된 상태로 반도체 기판의 활성 영역을 점유하는 트랜지스터의 조합으로 이루어지는 반도체 소자를 개시한다.
또한, 본 발명의 다른 측면에서는 활성 영역 및 비 활성 영역으로 구분된 반도체 기판의 비 활성 영역에 일정 깊이의 트랜치를 식각 형성하는 단계와, 트랜치의 바닥면에 제 1 스토리지 전극 패턴을 형성하는 단계와, 제 1 스토리지 전극 패턴의 표면이 노출되도록 트랜치의 저부 공간에 스토리지 유전막을 채우는 단계와, 트랜치의 활성 영역 쪽 식각면을 커버한 상태로, 트랜지스터와 전기적으로 접촉되도록 스토리지 유전막 및 제 1 스토리지 전극 패턴의 상부에 제 2 스토리지 전극 패턴을 형성하는 단계와, 트랜치의 잔여 공간에 소자 분리막을 충진(Filling)하는 단계와, 트랜치의 활성 영역 쪽 식각면을 통해 스토리지 전극과 전기적으로 접촉되도록 반도체 기판의 활성 영역에 트랜지스터를 형성하는 단계의 조합으로 이루어지 는 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자 및 그 제조방법을 좀더 상세히 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 소자 체제 하에서, 반도체 기판(31)은 소자 분리체(40)에 의해 비활성 영역(FR) 및 활성 영역(AR)으로 분리 정의된다. 이 상황에서, 반도체 기판(31)의 활성 영역(AR)에는 전하의 흐름을 선택적으로 스위칭 하는 트랜지스터(50)가 배치되며, 이 경우, 트랜지스터(50)는 예컨대, 게이트 절연막 패턴(51), 게이트 전극 패턴(52), 스페이서(53), 소오스/드레인 확산층(54) 등이 조합된 구성을 취하게 된다.
이때, 도면에 도시된 바와 같이, 반도체 기판(31)의 비 활성 영역(FR)에 배치되는 소자 분리체(40)는 반도체 기판(31)의 아래로 일정 깊이 패여 식각 형성된 트랜치(41)와, 이 트랜치(41)의 내부 공간 일부를 채우는 커패시터(46)와, 이 트랜치(41)의 나머지 잔여 공간을 빽빽이 채우면서, 일련의 소자 간 분리 기능을 수행하는 소자 분리막(42)이 조합된 구성을 취한다. 즉, 본 발명의 체제 하에서, 소자 분리체(40)는 커패시터(46)를 반도체 기판(31)의 활성 영역(AR)으로부터 반도체 기판(31)의 비 활성 영역(FR)으로 이전시켜 자신의 내부에 수용하는 구조를 취하게 되는 것이다.
물론, 이 경우, 반도체 기판(31)의 활성 영역(AR)은 커패시터(46)가 제거된 영역에 비례하여, 그 사이즈가 크게 줄어들 수 있게 된다.
종래의 체제 하에서, 커패시터는 트랜치형 구조를 이루면서, 활성 영역의 일 부를 추가 점유하고 있었기 때문에, 별도의 조치가 취해지지 않는 한, 반도체 소자의 활성 영역 크기는 커패시터의 점유 영역만큼 대폭 증가할 수밖에 없었으며, 결국, 종래 에서는 반도체 소자의 활성 영역을 줄이는데 있어 많은 어려움을 겪을 수밖에 없었다.
그러나, 앞서 언급한 바와 같이, 본 발명의 체제 하에서, 반도체 기판(31)의 활성 영역(AR)에 형성되어 있던 커패시터는 반도체 기판(31)의 비 활성 영역(FR), 즉, 소자 분리용 트랜치(41)의 내부로 옮겨져 형성되기 때문에, 본 발명이 구현되는 경우, 반도체 소자(31)의 활성 영역(AR) 크기는 자연스럽게 최소의 크기로 줄어들 수 있게 되며, 결국, 최종 완성되는 반도체 소자는 최근 요구되는 고 집적화에 탄력적으로 대응할 수 있게 된다.
물론, 이 상황에서도, 커패시터(46)는 소자 분리용 트랜치(41)의 내부에 매몰되어, 일련의 트랜치형 구조를 이룰 수 있기 때문에, 본 발명의 체제 하에서, 최종 완성되는 반도체 소자는 활성 영역(AR)의 크기를 최소로 유지하면서도, 단차 증가에 의한 피해를 자연스럽게 피할 수 있게 된다.
이때, 도면에 도시된 바와 같이, 커패시터(46)는 트랜치(41)의 저부 공간을 채우는 스토리지 유전막(44)과, 트랜치(41)의 활성 영역 쪽 식각면(41a)과 맞닿은 상태로 몸체 일부가 스토리지 유전막(44) 내에 매몰된 스토리지 전극(43,45)이 조합된 구성을 취한다. 이 경우, 스토리지 전극(43,45)은 바람직하게, 폴리 실리콘으로 이루어진다.
이 상황에서, 스토리지 전극(43,45)은 트랜치(41)의 바닥면을 기저로 세워 져, 스토리지 유전막(44) 내부에 그 표면이 노출되도록 매몰된 제 1 스토리지 전극 패턴(43)과, 스토리지 유전막(44) 및 제 1 스토리지 전극 패턴(43) 상부에 얹혀진 상태로 트랜치(41)의 활성 영역 쪽 식각면(41a)을 커버하여, 트랜지스터, 예컨대, 트랜지스터의 소오스/드레인 확산층(54)과 전기적으로 접촉되는 제 2 스토리지 전극 패턴(45)이 조합된 구성을 취함으로써, 커패시터(46)가 반도체 기판(31)의 활성 영역(AR)으로부터 반도체 기판(31)의 비 활성 영역(FR)으로 옮겨진 상황 하에서도, 자신에게 주어진 고유기능, 예컨대, 일련의 전하 저장기능을 정상적으로 수행할 수 있도록 유도한다.
이러한 본 발명을 실시함에 있어서, 제 1 스토리지 전극 패턴(43)은 트랜치(41)의 바닥면을 이루는 반도체 기판(31)과 유사하게, 일련의 폴리 실리콘 재질을 이루게 되기 때문에, 만약, 별도의 조치가 취해지지 않으면, 제 1 스토리지 전극 패턴(43)의 식각 종료점을 정교하게 설정하기 매우 까다로워지게 되어, 결국, 제 1 스토리지 전극 패턴(43)을 정상적으로 형상화하기가 매우 어려워지는 문제점이 야기될 수 있다.
본 발명에서는 이러한 사실을 충분히 감안하여, 도면에 도시된 바와 같이, 제 1 스토리지 전극 패턴(43)의 저부에 제 1 스토리지 전극 패턴(43)과 상이한 재질, 예컨대, 옥시데이션(Oxidation) 재질을 갖는 식각종료 식별층(47)을 추가 형성하고, 이를 통해, 제 1 스토리지 전극 패턴(43)의 제조 시, 그 식각 종료점이 용이하게 식별될 수 있도록 유도함으로써, 제 1 스토리지 전극 패턴(43)의 형상화가 좀더 손쉽게 이루어질 수 있도록 한다.
이하, 상술한 구성을 취하는 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명한다.
도 3a에 도시된 바와 같이, 본 발명에서는 우선, 일련의 고온 열산화 공정을 진행시켜, 단결정 실리콘 등과 같은 반도체 기판(31)의 전면 상에 예컨대, 120Å~170Å 정도의 두께를 갖는 희생 산화막(61)을 성장시킨다. 이 경우, 희생 산화막(61)은 추후 형성되는 희생 질화막(62)에 의해 가해지는 반도체 기판(31)의 스트레스를 완화시켜주는 역할을 수행한다.
이어서, 본 발명에서는 일련의 저압 화학기상증착 공정을 진행시켜, 희생 산화막(61)의 상부에 예컨대, 2000Å~5000Å 정도의 두께를 갖는 희생 질화막(62)을 형성시킨다. 이 경우, 희생 질화막(62)은 후술하는 트랜치(41)의 형성 시, 마스크층으로써의 역할을 수행함과 아울러, 화학기계연마(Chemical-Mechanical polishing) 공정 시, 식각 정지막으로써의 역할을 수행한다.
그런 다음, 본 발명에서는 도 3b에 도시된 바와 같이, 반도체 기판(31)의 비 활성 영역(FR)에 감광막의 개구부가 위치하도록 일련의 감광막 패턴(71)을 앞의 희생 질화막(62) 상에 형성시키고, 이 감광막 패턴(71)을 식각 마스크로 하여, 일련의 이방성 특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 에칭 공정(Reactive Ion Etching process)을 진행시켜, 반도체 기판(31)의 비 활성 영역(FR)이 노출되도록 희생 산화막(61) 및 희생 질화막(62)을 패터닝 한다. 그런 후, 앞의 감광막 패턴(71)을 제거한다.
이어서, 본 발명에서는 남아 있는 희색 산화막(61) 및 희생 질화막(62)을 식 각 마스크층으로, 예컨대, 반응성 이온 에칭 공정을 진행시켜, 기 노출된 반도체 기판(31)의 비 활성 영역(FR0을 바람직하게, 6000Å~12000Å 정도의 깊이로 이방성 식각하고, 이를 통해, 반도체 기판(11)의 비 활성 영역에 소자 분리용 트랜치(41)를 형성시킨다.
앞의 과정을 통해, 일련의 트랜치(16)가 형성 완료되면, 본 발명에서는 예컨대, 800℃~900℃ 정도의 열 산화 공정을 진행시켜, 도 3c에 도시된 바와 같이, 반도체 기판(31)의 트랜치(41) 내벽면을 커버하면서, 바람직하게, 100Å~400Å의 두께를 갖는 식각종료 식별층(47)을 형성시킨다.
이어, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 도 3d에 도시된 바와 같이, 앞의 희생 질화막(62) 및 트랜치(41) 내부의 식각종료 식별층(47)을 포함하는 반도체 기판(31)의 전면에 일련의 폴리 실리콘층(43a)을 형성시킨 후, 트랜치(41)의 바닥면 중앙을 커버하는 감광막 패턴(72)을 폴리 실리콘층(43a)의 상부에 형성시킨다.
이어, 본 발명에서는 이 감광막 패턴(72)을 식각 마스크로, 일련의 식각공정을 진행시켜, 도 3e에 도시된 바와 같이, 폴리 실리콘층(43a)을 트랜치(41)의 바닥면 중앙에만 잔류시킴으로써, 트랜치(41)의 바닥면을 기저로 하여, 바람직하게, 2000Å~3000Å의 두께로 세워진 제 1 스토리지 전극 패턴(43)을 형성시킨다. 물론, 이 경우, 제 1 스토리지 전극 패턴(43)의 저부에 배치된 식각종료 식별층(47)은 앞서 언급한 바와 같이, 제 1 스토리지 전극 패턴과 상이한 재질, 예컨대, 옥시데이션 재질을 유지하여, 해당 제 1 스토리지 전극 패턴(47)의 식각 종료점이 좀더 용 이하게 식별될 수 있도록 유도하는 기능을 수행한다.
계속해서, 본 발명에서는 예컨대, HF 용액을 활용한 일련의 습식 식각공정을 진행시켜, 도 3f에 도시된 바와 같이, 제 1 스토리지 전극(43)의 저부 이외에 형성된 식각종료 식별층(47)을 제거하고, 이를 통해, 트랜치(41)의 활성 영역 쪽 식각면(41a)을 노출시킨다. 이러한 트랜치의 활성 영역 쪽 식각면(41a)은 추후 형성될 제 2 스토리지 전극(45) 및 트랜지스터(50)간의 전기적인 통로 역할을 수행한다.
앞의 절차를 통해, 일련의 제 1 스토리지 전극 패턴(43)의 형성이 마무리되면, 본 발명에서는 예컨대, 오존-TEOS(Tetra Ortho Silicate Glass) 공정, 상압 화학기상증착 공정, 플라즈마 화학기상증착 공정, 고밀도 플라즈마 화학기상증착 공정(High Density Plasma Chemical Vapor Deposition process:HDP CVD process) 등을 선택적으로 진행시켜, 도 3g에 도시된 바와 같이, 앞의 희생 질화막(62)이 커버되도록 트랜치(41)의 내부 영역을 충분한 두께의 절연막(44a), 예컨대, 산화막으로 충진시킨 후, 희생 질화막(62)을 식각 정지막으로 활용하는 일련의 화학기계연마 공정을 진행시켜, 절연막(44a)을 희생 질화막(62)이 형성된 위치까지 평탄화시킨다.
이어, 본 발명에서는 평탄화 완료된 절연막(44a)을 타겟으로, 일련의 에치-백 공정(Etch-back process)을 진행시킴으로써, 도 3h에 도시된 바와 같이, 제 1 스토리지 전극(43)의 표면을 노출시키면서, 트랜치(41)의 저부 공간을 채우는 스토리지 유전막(44)을 형성시킨다. 이 경우, 스토리지 유전막(44)은 바람직하게, 1800Å~2800Å 정도의 두께를 유지한다.
계속해서, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 도 3i에 도시된 바와 같이, 제 1 스토리지 전극 패턴(43) 및 스토리지 유전막(44)을 포함하는 반도체 기판(31)의 전면에 폴리 실리콘층(45a)을 형성시킨 후, 도 3j에 도시된 바와 같이, 트랜치(41)의 활성 영역쪽 일부를 커버하는 감광막 패턴(73)을 폴리 실리콘층(45a)의 상부에 형성시킨다.
이어, 본 발명에서는 이 감광막 패턴(73)을 식각 마스크로, 일련의 식각공정을 진행시킴으로써, 도 3k에 도시된 바와 같이, 스토리지 유전막(44) 및 제 1 스토리지 전극 패턴(43)의 상부에 배치된 상태로, 트랜치(41)의 활성 영역 쪽 식각면(41a)을 커버하는 제 2 스토리지 전극 패턴(45)을 형성시킨다. 이 경우, 제 2 스토리지 전극 패턴(45)은 바람직하게, 100Å~500Å 정도의 두께를 유지하면서, 추후 형성될 트랜지스터(50)의 일부, 예컨대, 트랜지스터(50)의 소오스/드레인 확산층(54)과 트랜치(41)의 활성 영역 쪽 식각면(41a)을 매개로, 전기 접촉되는 구조를 형성하게 된다.
앞의 절차를 통해, 스토리지 절연층(43), 제 1 스토리지 전극 패턴(43) 및 제 2 스토리지 전극 패턴(45)으로 이루어진 일련의 커패시터(46)가 트랜치(41) 내부에 형성 완료되면, 본 발명에서는 예컨대, 오존-TEOS 공정, 상압 화학기상증착 공정, 플라즈마 화학기상증착 공정, 고밀도 플라즈마 화학기상증착 공정 등을 선택적으로 진행시켜, 도 3l에 도시된 바와 같이, 앞의 희생 질화막(62)이 커버되도록 트랜치(41)의 내부 영역을 충분한 두께의 절연막(42a), 예컨대, 산화막으로 충진시킨 후, 희생 질화막(62)을 식각 정지막으로 활용하는 일련의 화학기계연마 공정을 진행시켜, 절연막(42a)을 희생 질화막(62)이 형성된 위치까지 평탄화 시킴으로써, 도 3m에 도시된 바와 같이, 트랜치(41)의 나머지 잔여 공간을 채우는 소자 분리막(42)을 형성한다.
계속해서, 본 발명에서는 예컨대, 인산 용액을 활용한 일련의 습식 식각 공정을 진행시켜, 희생 질화막(62)을 등방성 식각한 후, 예컨대, 불산 용액을 활용한 일련의 습식 식각 공정을 진행시켜, 도 3n에 도시된 바와 같이, 희생 산화막(61)을 반도체 기판(31)의 활성 영역(AR)이 노출되도록 등방성 식각하고, 이를 통해, 반도체 기판(31)의 아래로 일정 깊이 패여 식각 형성된 트랜치(41), 이 트랜치(41)의 내부 공간 일부를 채우는 커패시터(46), 이 트랜치(41)의 나머지 잔여 공간을 채우면서, 일련의 소자 간 분리 기능을 수행하는 소자 분리막(42) 등이 조합된 일련의 소자 분리체(40)를 형성 완료한다.
이때, 도면에는 마치, 반도체 기판(31)에 1개의 소자 분리체(40)만이 형성된 것처럼 도시되어 있으나, 실제로는 반도체 소자를 구현하기 위한 소자 분리체(40)가 다수 개 형성되어 있음은 자명한 사실이라 할 것이다.
상술한 절차를 통해, 반도체 기판(31)의 활성 영역(AR)을 정의하는 소자 분리체(40)의 형성이 완료되면, 본 발명에서는 도 3o에 도시된 바와 같이, 일련의 열산화 공정을 진행시켜, 반도체 기판(31)의 활성 영역(AR) 상부에 게이트 절연막을 성장시킴과 아울러, 일련의 화학기상증착 공정을 진행시켜, 이 게이트 절연막의 상부에 게이트 전극 도전층을 순차적으로 형성시킨 후, 일련의 사진식각공정을 통해, 이 게이트 절연막 및 게이트 전극 도전층을 일괄적으로 패터닝 함으로써, 앞의 소 자 분리체(40)에 의해 정의된 반도체 기판(31)의 활성 영역(AR) 상부에 게이트 절연막 패턴(51) 및 게이트 전극 패턴(52)을 형성시킨다.
이때, 도면에는 마치, 반도체 기판(31)에 1개의 게이트 전극 패턴(52)만이 형성된 것처럼 도시되어 있으나, 실제로는 반도체 소자를 위한 게이트 전극 패턴(52)이 다수개 형성되어 있음은 자명한 사실이라 할 것이다.
계속해서, 본 발명에서는 일련의 화학기상증착 공정을 진행시켜, 게이트 전극 패턴(52)을 포함하는 반도체 기판(31)의 상부에 산화막 및 질화막을 순차적으로 증착시킨 후, 일련의 이방성 식각특성을 갖는 건식 식각공정, 예컨대, 반응성 이온 식각공정을 통해, 이 산화막 및 질화막을 식각하여, 게이트 전극 패턴(52)의 양 측벽을 감싸는 스페이서(53)를 형성한다.
이어, 본 발명에서는 이 스페이서(53)를 이온 주입 마스크로 사용하는 이온 주입 공정을 진행하여, 반도체 기판(31)의 활성 영역에 고 농도의 불순물을 주입시키고, 이를 통해, 도 3p에 도시된 바와 같이, 게이트 전극 패턴(52)의 양쪽에 소오스/드레인 확산층(54)을 형성시킨다.
이 경우, 도면에 도시된 바와 같이, 소오스/드레인 확산층(54)은 트랜치(41)의 활성 영역 쪽 식각면(41a)을 매개로, 커패시터(46)의 제 2 스토리지 전극(45)과 전기적으로 접촉되는 구조를 자연스럽게 이루게 되며, 결국, 본 발명의 체제 하에서, 커패시터(46)는 소자 분리체(40)의 트랜치(41) 내부에 매몰되어 있는 상황임에도 불구하고, 트랜지스터(50)에 의해 스위칭된 전하를 안정적으로 저장할 수 있게 된다.
이후, 본 발명에서는 예컨대, 층간 절연막 형성공정, 콘택홀 형성공정, 금속 배선공정 등을 추가 진행하고, 이를 통해, 완성된 형태의 반도체 소자를 제조 완료한다.
한편, 상술한 바와 같은 본 발명은 상황에 따라 다양한 변형을 이룰 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 본 발명에 따른 소자 분리체(40)는 상황에 따라, 트랜치(41)와 맞닿는 매몰 산화막(81)을 갖춘 에스오아이 기판(SOI substrate:Silicon On Insulator substrate)에 배치되는 구조를 취할 수도 있다. 이 경우, 최종 완성되는 반도체 소자는 소자분리 성능 향상, 기생용량 감소 등의 효과를 좀더 손쉽게 획득할 수 있게 된다.
이때, 도면에 도시된 바와 같이, 제 1 스토리지 전극 패턴(43)의 저부에는 앞의 실시예와 달리, 별도의 식각종료 식별층(47)이 형성되지 않게 되는 바, 이는 제 1 스토리지 전극 패턴(43)의 기저를 이루는 트랜치(41)의 바닥면이 제 1 스토리지 전극 패턴(43)과 그 재질을 판이하게 달리하는 매몰 산화막(81)과 직접 맞닿는 경우, 제 1 스토리지 전극 패턴(43)은 별도의 식각종료 식별층 없이도, 그 식각 종료점을 자연스럽게 식별 받을 수 있게 되기 때문이다.
물론, 이 경우에도, 반도체 기판(31)의 활성 영역(AR)에 형성되어 있던 커패시터(46)는 반도체 기판(31)의 비 활성 영역(FR), 즉, 소자 분리용 트랜치(41)의 내부로 옮겨져 형성되기 때문에, 반도체 소자의 활성 영역(AR) 크기는 자연스럽게 최소의 크기로 줄어들 수 있게 되며, 결국, 최종 완성되는 반도체 소자는 최근 요구되는 고 집적화에 탄력적으로 대응할 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 커패시터를 이루는 스토리지 유전막 및 스토리지 전극을 반도체 기판의 활성 영역에서, 반도체 기판의 비 활성 영역, 예컨대, 소자 분리용 트랜치의 내부로 이전시키고, 이를 통해, 커패시터가 자신의 고유기능을 그대로 유지하면서도, 반도체 기판의 활성 영역을 불필요하게 점유하지 않도록 유도할 수 있다.
또한, 본 발명에서는 반도체 기판의 활성 영역에 형성되어 있던 커패시터를 반도체 기판의 비 활성 영역으로 옮기고, 이를 통해, 커패시터의 구조를 단차 제거에 유리한 트랜치형 구조로 유지시킴과 동시에, 활성 영역의 사이즈 최소화를 자연스럽게 이끌어냄으로써, 최종 완성되는 반도체 소자가 단자 증가에 의한 문제점 없이도, 일련의 고집적화에 탄력적으로 대응할 수 있도록 유도할 수 있다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.

Claims (12)

  1. 활성 영역 및 비 활성 영역으로 구분된 반도체 기판의 비 활성 영역에 일정 깊이로 패여 식각 형성된 트랜치(Trench)와;
    상기 트랜치의 저부 공간을 채우는 스토리지 유전막과;
    상기 트랜치의 활성 영역 쪽 식각면과 맞닿은 상태로 몸체 일부가 상기 스토리지 유전막 내에 매몰된 스토리지 전극과;
    상기 트랜치의 나머지 잔여 공간을 채우는 소자 분리막과;
    상기 트랜치의 활성 영역 쪽 식각면을 통해 상기 스토리지 전극과 전기적으로 접촉된 상태로 상기 반도체 기판의 활성 영역을 점유하는 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 스토리지 전극은 상기 트랜치의 바닥면을 기저로 세워져, 상기 스토리지 유전막 내부에 표면이 노출되도록 매몰된 제 1 스토리지 전극 패턴과;
    상기 스토리지 유전막 및 제 1 스토리지 전극 패턴 상부에 얹혀진 상태로 상기 트랜치의 활성 영역 쪽 식각면을 커버하여, 상기 트랜지스터와 전기적으로 접촉되는 제 2 스토리지 전극 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 반도체 기판의 저부에 상기 트랜치와 맞닿는 매몰 산화막이 더 형성되는 것을 특징으로 하는 반도체 소자.
  4. 활성 영역 및 비 활성 영역으로 구분된 반도체 기판의 비 활성 영역에 일정 깊이의 트랜치를 식각 형성하는 단계와;
    상기 트랜치의 바닥면에 제 1 스토리지 전극 패턴을 형성하는 단계와;
    상기 제 1 스토리지 전극 패턴의 표면이 노출되도록 상기 트랜치의 저부 공간에 스토리지 유전막을 채우는 단계와;
    상기 트랜치의 활성 영역 쪽 식각면을 커버한 상태로, 상기 트랜지스터와 전기적으로 접촉되도록 상기 스토리지 유전막 및 제 1 스토리지 전극 패턴의 상부에 제 2 스토리지 전극 패턴을 형성하는 단계와;
    상기 트랜치의 잔여 공간에 소자 분리막을 충진(Filling)하는 단계와;
    상기 트랜치의 활성 영역 쪽 식각면을 통해 상기 제 2 스토리지 전극 패턴과 전기적으로 접촉되도록 상기 반도체 기판의 활성 영역에 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 제 1 스토리지 전극 패턴을 형성하는 단계 이전에 상기 트랜치의 식각면에 일련의 식각종료 식별층을 형성하는 단계가 더 진행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 식각종료 식별층은 열산화 공정에 의해 형성되는 것 을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서, 상기 트랜치는 6000Å~12000Å의 깊이로 식각 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서, 상기 스토리지 유전막은 화학기상증착 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 삭제
  10. 제 4 항에 있어서, 상기 제 1 및 제 2 스토리지 전극 패턴은 폴리 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 4 항에 있어서, 상기 제 1 스토리지 전극 패턴은 2000Å~3000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 4 항에 있어서, 상기 제 2 스토리지 전극 패턴은 100Å~500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
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