JPH05308132A - 半導体メモリの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明の目的は、溝型セルを用いた大規模半導
体メモリを製造する場合の問題を解決するものである。 【構成】メモリセルの容量を形成する溝を設ける工程
と、上記溝の内壁に第１の導電膜を設ける工程と、上記
第１の導電膜上に絶縁膜を設ける工程と、上記第１の導
電膜上の絶縁膜上に、上記第１の導電膜と同じ材料の第
２の導電膜を設ける工程と、上記第２の導電膜をエッチ
ングすることにより所望形状にする工程と、メモリセル
のスイッチトランジスタを形成する工程と、ビット線を
設ける工程とを含むことを特徴とする半導体メモリの製
造方法。 【効果】第１の導電膜上の絶縁膜は、第２の導電膜のエ
ッチングでは、エッチングされにくいので、第１の導電
膜は保護される。

Description

【発明の詳細な説明】 【産業上の利用分野】本発明は、半導体集積回路メモリ
に係わり、特に平面面積を増大することなく大容量を実
現し、大規模化に好適な半導体集積回路メモリ及びその
製造方法に関する。 【従来の技術】半導体集積回路メモリの１つとして、Ｍ
ＯＳダイナミックメモリは、１９７０年代初頭に１Ｋｂ
のダイナミックランダムアクセスメモリ（以下ｄＲＡＭ
と略す）が発売されてから、３年に４倍の大規模化が達
成されてきた。しかるに、このメモリチップを入れるパ
ッケージは、主に１６ピンＤＩＰ（デュアルインパッケ
ージ）が用いられてきており、チップを入れるキャビテ
イサイズも制限されていることから、メモリチップも４
倍の大規模化に伴なってもたかが１.４倍にしか増大し
ていない。従って、１記憶容量たる１ビット分のメモリ
セル面積も大規模化に伴なって、大きく減少しており、
４倍の大規模化に伴なって約１／３に微小化している。
キャパシタの容量Ｃは、Ｃ＝εＡ／ｔ（ここでε：絶縁
膜の誘電率、Ａ：キャパシタ面積、ｔ：絶縁膜厚）で表
わされるので、面積Ａが１／３になればεとｔが同じで
ある限りＣも又１／３になる。記憶容量としての信号量
Ｓは電荷量Ｑに比例しており、このＱはＣと電圧Ｖとの
積であることからＡが対さくなれば比例してＱも小さく
なり、信号Ｓはそれに伴なって小さくなる。雑音をＮと
すれば、Ｓ／Ｎ比はＳの減小に伴なって小さくなり、回
路動作上大きな問題となる。従って、通常はＡの減少分
をｔの減少分で補なってきており、４Ｋｂ、１６Ｋｂ、
６４Ｋｂと大規模化されるに伴ない、典型的なＳｉＯ₂
膜厚として１００ｎｍ、７５ｎｍ、５０ｎｍと薄くなっ
てきた。さらに最近、パッケージ等に含まれる重金属
（Ｕ，Ｔｈ等）から放射されるα粒子によってＳｉ基板
内に約２００ｆＣの電荷が発生して、これが雑音となる
ことが確認され、信号量としてのＱも、ほぼ２００ｆＣ
以下にすることが動作上困難となってきた。従って、絶
縁膜をさらに加速して薄くすることが実行されており、
今度は、絶縁膜の絶縁破壊が問題となってきた。ＳｉＯ
₂の絶縁耐圧電界は最大１０⁷Ｖ／ｃｍであり、従って１
０ｎｍのＳｉＯ₂は１０Ｖ印加によってほとんど永久破
壊を起すか劣化する。また長期信頼性を考慮すると、最
大破壊電圧よりなるべく小さな電圧で用いることが肝要
となる。特開昭５１−１３０１７８号公報には、メモリ
セルを微小化してもなお絶縁膜厚を減少することなく、
キャパシタ面積Ａを保つかあるいは増大する構造が開示
されている。この技術の骨子は、Ｓｉ基板に堀り込んだ
溝の側壁部をキャパシタの電極面として用いることによ
り、平面面積を増大することなくて電極面積を増大する
ことにある。これによって、絶縁膜を薄くしてその絶縁
膜の破壊を増大させることなく、所望のキャパシタ容量
を得ることができる。図１は、絶縁ゲート電界効果トラ
ンジスタ（以下ＭＯＳトランジスタ）を用いた１トラン
ジスタ型ダイナミックメモリセルの構成図を示すもので
あり、電荷を貯えるキャパシタ１とスイッチ用ＭＯＳト
ランジスタ２で構成され、スイッチトランジシスタのド
レインはビット線３に接続されており、ゲートはワード
線４に接続されている。キャパシタ１に貯えた信号電荷
をスイッチトランジシスタ２によって読み出すことによ
って動作が行われる。実際のＮビットのメモリを構成す
るには、メモリアレーを構成するが、大別して以下に述
べる２つの方法がある。図２には信号を差動でとり出す
センスアンプ５に対し、両側にビット線３１と３２を配
列するいわゆる“開放ビット線”構成を示す。これは一
本のワード線４１に対して一方のビット線３１のみが電
気的に交叉しているものであり、ビット線３１と３２の
信号の差をセンスアンプ５で検出するものである。図３
は他方の“折り返しビットライン”構成を示すものであ
り、センスアンプ５に接続されている二本のビット線３
１，３２が、平行に配列されており、一本のワード線４
１が二本のビット線３１，３２と交叉している。後述す
る本発明の実施例は、主に折り返しビットライン構成の
場合を示すが、同様に開放ビットライン構成にも適用可
能である。図２、図３に示すように、ビット線３２の寄
生容量６の値をＣ_Dとし、メモリセルのキャパシタ１２
の値をＣ_Sとすれば、このメモリアレーの主要な性能指
標の一つがＣ_S／Ｃ_Dとなる。このメモリアレーのＳ／Ｎ
比はＣ_S／Ｃ_Dと一対一対応しており、メモリセルのキャ
パシタの値を大きくすると同時に、ビットラインの寄生
容量Ｃ_Dを小さくすることも同様にＳ／Ｎ比を向上する
ことになる。図４に折り返しビットライン方式のメモリ
セルの平面の１例を示す。通常１００ｎｍ以上の厚いフ
ィールド酸化膜に囲まれた活性領域７の一部がキャパシ
タを形成するため、プレート８で覆われている。スイッ
チトランジスタを形成する部分と、Ｓｉ基板上のドレイ
ンへビット線電極接続を行うコンタク孔９の部分はプレ
ートが選択的に除去されており（領域８０）、この部分
にワード線４１，４２が被着されており、スイッチトラ
ンジスタ２を形成している。理解を助けるために、図５
には、図４のＡＡで示した部分の断面図を示す。以後説
明の便のため、トランジスタはｎチャネル型を用いた例
を示す。ｐチャネル型にするには、一般にＳｉ基板と拡
散層の導電型をｎチャネルの場合と逆にすればよい。ｐ
型１０Ω・ｃｍ程度のＳｉ基板１０上に通常は１００〜
１０００ｎｍ厚程度のフィールドＳｉＯ₂膜１１を、Ｓ
ｉ₃Ｎ₄を耐酸化マスクとして用いるいわゆるＬＯＣＯＳ
法等で選択的に被着する。この後１０〜１００ｎｍ厚の
ゲート酸化膜１２を熱酸化法などによってＳｉ基板１０
上に被着する。この後リンやＡｓを添加した多結晶Ｓｉ
に代表されるプレート８を選択的に被着し、この多結晶
Ｓｉのプレート８を酸化し、第１層間酸化膜１３を形成
する。しかる後に、多結晶ＳｉやＭｏシリサイドやある
いはリフラクトリー金属（ＭｏやＷ）に代表さるワード
線４を被着し、リンやＡｓなどをイオン打込みすると、
プレート８とワード線４の被着されていない活性領域に
ｎ+の拡散層１５が形成されてスイッチ用ＭＯＳトラン
ジスタ２のソースとドレインになる。この後リンを含ん
だいわゆるＣＶＤ法によるＰＳＧ１４を５００〜１００
０ｎｍ被着し、Ａｌ電極で代表されるビット線３の拡散
層１５部への接続を行う処にコンタクト孔９を形成し
て、ビット線３を選択的に被着する。このメモリセルに
おいては、記憶容量となるキャパシタ１の領域１６は図
４の斜線で示される部分であり、メモリセル自体が小さ
くなければまた領域１６の部分も小さくなり、ゲート酸
化膜１２を薄くしない限り、前に説明した通りキャパシ
タ容量Ｃ_Sが小さくなりメモリ動作上大きな問題とな
る。本発明では、プレート８とワード線４（すなわちス
イッチトランジスタ２のゲート）下の絶縁膜は同じＳｉ
Ｏ₂膜１２としたが、キャパシタＣ_Sの値を大きくするこ
とを主目とし、プレート８下の絶縁膜はＳｉＯ₂とＳｉ₃
Ｎ₄のどちらか一方あるいは両方を用いて１層〜３層構
造の絶縁膜が用いられることもある。 【発明が解決しようとする課題】しかしながら、上記従
来技術はメモリセルにとって大きな問題を有していた。
第１の問題は、メモリセル間リーク電流である。従来の
プレーナ型メモリセルでは、メモリセル間のリーク電流
は、基板表面近くの素子分離絶縁膜の下で生じてした。
したがって、基板表面の不純物能度は、通常、チャネル
ストッパ等のイオン打込み等により高くなっているの
で、リークは生じにくかった。更に、基板表面近くは、
基板上の配線の電位の影響も受け、これによってもリー
クは生じにくかった。しかしながら、上記従来技術は、
容量として、深く堀った溝を用いる為、リーク電流が基
板表面ではなく、基板内部で生じてしまうことがわかっ
た。これは従来の基板表面のリークより起こりやすく、
例えば、プレーナ型メモリセルでは、問題の生じなかっ
たメモリセル間隔でも、溝型メモリセルではリーク電流
が問題となることがわかった。第２の問題は、α線等の
放射線によって生じた電子−正孔対の影響を受けやすい
ということである。溝型メモリセルは、基板深く設けら
れる為、α線等によって生じた電子又は正孔を極めて効
率良く集めてしまうのである。これが情報の破壊を意味
することは明らかであろう。上記問題を解決する半導体
メモリ等は、基板に溝を設けたり、その溝の中に導電材
料を設けたりするため、従来の製造方法と比べると、比
較的複雑になる。本発明が解決しようとする課題は、溝
の中に導電材料をいかに設けるか、という点にある。本
発明の目的は、溝型セルを用いた大規模半導体メモリを
製造する場合の問題を解決するものである。本発明の更
に他の目的は、以下の説明及び、図面を参照することに
よって明らかになるであろう。 【課題を解決するための手段】本発明は、複数のワード
線と、該ワード線と交叉して設けられた複数のビット線
と、該ワード線とビット線との交点に設けられた複数の
メモリセルと、上記ビット線に読みだされた情報を増幅
する回路とを有する半導体メモリの製造方法において、
メモリセルの容量を形成する溝を設ける工程と、上記溝
の内壁に第１の導電膜を設ける工程と、上記第１の導電
膜上に絶縁膜を設ける工程と、上記第１の導電膜上の絶
縁膜上に、上記第１の導電膜と同じ材料の第２の導電膜
を設ける工程と、上記第２の導電膜をエッチングするこ
とにより所望形状にする工程と、メモリセルのスイッチ
トランジスタを形成する工程と、ビット線を設ける工程
とを含む半導体メモリの製造方法であり、更に、上記メ
モリセルのスイッチトランジスタを形成する工程は、メ
モリセルのスイッチトランジシスタを形成する絶縁膜を
設ける工程と、メモリセルのスイッチトランジスタを形
成する第１の電極を設ける工程と、メモリセルのスイッ
チトランジスタを形成する第２、第３の電極を設ける工
程とを含む半導体メモリの製造方法であり、更に、上記
メモリセルの容量を形成する溝を設ける工程はドライエ
ッチングである半導体メモリの製造方法であり、更に、
上記第２の導電膜をエッチングする工程での上記第２の
導電膜のエッチング速度が上記第１の導電膜上に設けら
れた絶縁膜のエッチング速度より１０倍以上大きい半導
体メモリの製造方法であり、更に、上記第２の導電膜は
多結晶シリコンを含む半導体メモリの製造方法であり、
更に、上記第１の導電膜は多結晶シリコンを含む半導体
メモリの製造方法であり、更に、上記第１の導電膜上に
設けられた絶縁膜はシリコン酸化膜を含む半導体メモリ
の製造方法であり、更に、上記第２の導電膜をエッチン
グする工程は、プラズマエッチングである半導体メモリ
の製造方法であり、更に、上記第２の導電膜をエッチン
グする工程での上記第２の導電膜のエッチング速度と上
記第１の導電膜のエッチング速度とがほぼ等しい半導体
メモリの製造方法であり、更に、上記第２の導電膜の上
面がほぼ平坦に設けられる半導体メモリの製造方法であ
る。 【作用】溝の内壁に設けられた第１の導電膜と第２の導
電膜とが同じ材料のため、第２の導電膜をエッチングす
る際、第１の導電膜もエッチングされうる。これを防ぐ
ため絶縁膜を設ける。第１の導電膜上の絶縁膜は、第２
の導電膜のエッチングでは、エッチングされにくい。よ
って、第１の導電膜もエッチングされない。 【実施例】以下本発明を図面を用いて説明する。図６か
ら、図２０は、本発明を適用するのに、より好適な溝型
メモリセルを表わしている。まず製造方法を説明する。
図６に示すように、ｐ型１０Ω・ｃｍのＳｉ（シリコ
ン）基板１０上に前述したＬＯＣＯＳ法によって５００
〜１０００ｎｍ厚のフィールドＳｉＯ₂膜（シリコン酸
化膜）１１を選択的に形成する。このフィールドＳｉＯ
₂膜を形成してから不必要な部分をホトエッチング法等
で除去しても同様に形成することができる。本発明の説
明ではＬＯＣＯＳ法を用いることとする。この後、図８
に示すように、ＦやＣｌのガス例えばＣＦ₄、ＳＦ₆、Ｃ
Ｃｌ₄等を主成分、あるいはこれらにＨの入ったガスを
主成分とした平行平板型プラズマエッチングで、Ｓｉ基
板１０の所定の部分にエッチ溝１７を形成する。このプ
ラズマエッチングのマスクは、通常のホトレジストその
ものでは、ホトレジスト自体もエッチングされて消失す
る場合があるので、予め、図６に示した構造にＳｉ基板
１０上にＳｉＯ₂、Ｓｉ₃Ｎ₄、ＣＶＤＳｉＯ₂の順に膜を
被着し、まず最上層のＣＶＤＳｉＯ₂をホトレジストマ
スクにエッチングした後、その下層のＳｉ₃Ｎ₄、ＳｉＯ
₂をエッチングし、これらをマスクとしてＳｉ基板１０
をエッチングすればよい。このＳｉ₃Ｎ₄膜は、マスクと
してのＣＶＤＳｉＯ₂を最終的に除去する際に、フィー
ルドＳｉＯ₂膜１１がエッチングされるのを防ぐもので
ある。従ってこの目的に合致するものなら、他の膜でよ
い。少なくとも、これらのＣＶＤＳｉＯ₂／Ｓｉ₃Ｎ₄／
ＳｉＯ₂の三層膜はマスク材でありいずれは除去されて
Ｓｉ基板上には残存しない。従ってこの目的に添う場合
には、マスク材を限定しない。あるいは、すでに微細な
ビームを形成できるなら、マスク材がなくとも所望のエ
ッチング溝１７を得ることもできる。エッチング溝１７
の深さは、原理的にはほとんど制限がないが、溝の幅を
Ｗ_Mとすば、深さＤ_Mは０.５Ｗ_M〜５Ｗ_M程度が現実的で
ある。この後、キャパシタの絶縁膜を形成する。この絶
縁膜は、電気的に耐圧が高く、安定なものであれば、原
理的にはその材料を選ばないが、従来から用いられてい
るものは、熱酸化ＳｉＯ₂、熱窒化Ｓｉ₃Ｎ₄、ＣＶＤＳ
ｉ₃Ｎ₄、ＣＶＤや反応性スパッタによるＴａ₂Ｏ₅、Ｎｂ
₂Ｏ₅、ＧｒＯ₂等がある。これらの膜を単層あるいは多
層としてキャパシタ絶縁膜とすることができる。本実施
例では、ＳｉＯ₂とＳｉ₃Ｎ₄の重ね膜を用いた場合を説
明する。ドライエッチング（プラズマエッチングやスパ
ッタエッチング等）でＳｉ基板１０に形成した溝は、溶
液エッチングの場合と異なって多かれ少なかれＳｉ基板
１０に電気的、結晶的な損傷や汚染を与えている。従っ
てドライエッチングした後、１０〜５００ｎｍ程度、上
記の損傷、汚染が実効的に問題とならない程度まで溶液
エッチングすればよい。溶液としては、ＮＨ₄ＯＨ＋Ｈ₂
Ｏ₂系やＨＦ＋ＨＮＯ₃系の水溶液がこの目的によく合致
している。図９に示すように、この溶液エッチングでＳ
ｉ基板１０とその溝１７の表面を除去したのち、キャパ
シタＳｉＯ₂膜１８を５〜２０ｎｍよく知られた９００
〜１２００℃、酸化雰囲気での熱酸化によって形成す
る。この後６５０〜８５０℃においてＣＶＤ法によって
キャパシタＳｉ₃Ｎ₄膜１９を５〜２０ｎｍ厚さに被着す
る。これらの膜厚は所望の単位面積当り容量と耐圧を勘
案して設定するので、上記膜厚範囲を逸脱する場合もあ
る。このＣＶＤＳｉ₃Ｎ₄１９は、一般にその内部応力が
１×１０¹⁰ｄｙｎ／ｃｍ²に達し、強大なるが故に、Ｓ
ｉ基板１０に直接被着すると、欠陥が生じて特性を損ね
る。従って、一般にはＳｉ₃Ｎ₄下にＳｉＯ₂を敷くこと
が行なわれる。Ｓｉ基板１０を直接窒化してＳｉ₃Ｎ₄膜
を形成する場合はこの限りでなく、緻密で電気的耐圧の
高い膜を得ることができるが、１０ｎｍより厚い膜を得
るには、１時間を越える反応時間を必要とする。また膜
厚増加率も１０ｎｍを越えると急速に低下することか
ら、厚い膜を得るは適当ではない。またこれらのＳｉ₃
Ｎ₄膜１９はその表面を２〜５ｎｍ酸化して耐圧を向上
することができる。この後図１０に示すように、多結晶
Ｓｉで代表されるプレート８を全面に被着する。ＣＶＤ
法で被着した多結晶Ｓｉはよく溝１７の内側までまわり
こんで堆積するので、溝１７の側壁部の多結晶Ｓｉも上
面とほぼ同じ膜厚となる。その後この多結晶ＳｉにＰＯ
Ｃｌ₃ガス等を用いてリンを熱拡散する。エッチング溝
１７の幅がＷ_Mであるから、多結晶Ｓｉ８の厚さをＴｓ₁
とすると、Ｗ_M＞２Ｔｓ₁の場合には、図１０に示すよう
な溝（溝幅２Ｔｓ₂）が残存する。この溝はその上面に
被着される絶縁膜や、ワード線４の加工や被着状態に悪
影響を及ぼすので、埋めた方がよい。本適用例では、図
１０に示すように、同じ多結晶Ｓｉを厚さＴｓ₂で全面
に被着して、その後全面をよく知られたＣＦ₄やＳＦ₆ガ
スを用いるプラズマエッチングでＴｓ₂厚分だけ除去す
ると、図１０に示すように多結晶Ｓｉ８２が丁度溝に埋
め込まれた形で残存し、上面が平坦となる。１回の多結
晶Ｓｉ８の堆積のみで溝が埋まる場合には、２回目の堆
積は必要がないが、プレート８は配線部として用いるの
で、適当な厚さとしては１００〜５００ｎｍ程度であ
る。これで埋まらない場合は上記の説明のように多結晶
Ｓｉの２度堆積法を用いる。多結晶Ｓｉ８の上にそのま
ま２度目の多結晶Ｓｉを被着して全面をエッチングする
と、両者の境目が融合しているので、エッチングの終点
が定かでなくなる。そこで第１層の多結晶Ｓｉ８の表面
を５〜３０ｎｍ熱酸化して両者の間にＳｉＯ₂層をはさ
む。こうすると、２層目の多結晶Ｓｉが全面にエッチン
グされた状態で１層目の多結晶Ｓｉ８上のＳｉＯ₂膜が
露出され、一般に多結晶ＳｉのプラズマエッチングはＳ
ｉＯ₂のエッチング速度より多結晶Ｓｉが１０倍以上大
きいので、多少オーバエッチングを行っても第１層の多
結晶Ｓｉ８はＳｉＯ₂に保護されており、エッチングさ
れることはない。その後、ホトエッチング法によって、
プレート８を形成し図１１に示すように、これを酸化し
て１００〜４００ｎｍ厚の第１層間酸化膜１３を得る。
この時Ｓｉ₃Ｎ₄膜１９はほとんど酸化されない。この後
第１層間酸化膜１３をマスクとしてＳｉ₃Ｎ₄膜１９とＳ
ｉＯ₂膜１８をエッチングで除去し、８００〜１１５０
℃の乾燥酸素に１〜５％のＨＣｌを含んだ酸化によって
１０〜５０ｎｍ厚のゲート酸化膜１２を得る。その後、
図１２に示すように所定の部分に、多結晶Ｓｉ、シリサ
イド（Ｍｏ₂Ｓｉ，Ｔａ₂Ｏ₅）等の単層あるいはこれら
の重ね膜、さらにはＷやＭｏ等のリフラクトリー金属な
どのゲート電極（ワード線４）を選択的に被着する。そ
の後図１３に示すように、Ａｓやリンを６０〜１２０Ｋ
ｅＶに加速してイオン打込みすると、プレート８とゲー
ト電極（ワード線４）４の被着されていない部分にｎ+
のソース・ドレイン層１５が形成される。さらにリンを
４〜１０モル％含んだＣＶＤＳｉＯ₂膜で代表される第
２層間絶縁膜１４を３００〜１０００ｎｍ厚に被着し、
９００〜１０００℃で熱処理して緻密化する。その後、
基板のｎ+層１５や、ゲート４、プレート８に達する電
極接続孔９を形成し、Ａｌで代表される電極３０を選択
的に被着する（図ではビット線３のみ示した）。これに
よって、エッチ溝１７の側壁をキャパシタの一部とした
１トランジスタ型ダイナミックメモリセルが構成でき
る。図１４にこのメモリセルの平面図を示す。エッチ溝
１７の底面が上面と同じとすれば、上面から見たキャパ
シタ領域は、変化がないので、エッチ溝１７の周辺長を
Ｌ_M、深さをＤ_Mとすれば、エッチ溝を追加したことによ
り、面積はＬ_M×Ｄ_M分だけ増加する。キャパシタ領域１
６の平面面積を３μｍの溝１７を形成したとすれば、平
面面積は９μｍ²となり、エッチ溝の側壁部は１×４×
２＝８μｍ²となる。すなわち、１μｍで深さ２μｍの
エッチ溝１７を追加することにより、キャパシタ面積は
９μｍ²から１７μｍ²（＝９＋８）に約倍増する。これ
によって、センスアンプ５に入力する信号のＳ／Ｎ比は
約倍増し、メモリの安定動作の点で極めて顕著な効果が
ある。図１４の説明では、溝１７を正方形としたが、こ
れを複数個とする本発明の他の適用例を図１５と図１６
で示す。図１５はキャパシタ領域１６のヘリから一定の
距離ΔＬに溝１７のヘリがあるとし、一つの溝１７で構
成した場合を示す。キャパシタの面積をＬ×Ｌとすれ
ば、エッチ溝１７の周辺長Ｌ_Mは４（Ｌ−２ΔＬ）とな
る。図１６は本発明の他の適用例を示すもので、図示の
ように、４つの正方形の溝を形成した。エッチ溝１７の
間の距離をＳ_Mとすれば、４つのエッチ溝の周辺長は８
（Ｌ−２ΔＬ−Ｓ_M）となる。これらの大小関係を直観
的に理解するために、Ｌ＝５μｍΔＬ＝Ｓ_M＝１μｍと
すれば図１５の溝が１つの場合の溝の周辺長Ａ₁はＡ₁＝
１２μｍ、図１６の４つの場合の周辺長Ａ₄はＡ₄＝１６
μｍとなる。従って、一般に１つの溝より複数個の溝が
有利であり、リソグラフィで加工できうる最小寸法をＬ
_minとすれば、エッチ溝の幅Ｌ_M、その間隙Ｓ_MをＬ_M＝Ｓ
_M＝Ｌ_minとするのが最も有利である。Ｌ_MとＳ_Mのどちら
か一方が他方より大きいとしたら、とちらか一方の小さ
い方をＬ_minとすればよい。図１７に本発明の他の適用
例を示す。本適用例の要点は、Ｌ_Mを一定として、図１
５に示した場合にへこみを導入した点であり、内部に入
り込んだ側壁分だけさらに面積が増加する。図１８は本
発明の他の適用例を示す。本適用例は幅Ｌ_Mの溝１７で
囲まれた平面キャパシタ部１６２がある場合であり、こ
れによっても、中に形成された柱状部の側壁が図１５の
場合に新たに加わりキャパシタ面積を増加させることが
できる。図１７、図１８の適用例の共通点はエッチ溝１
７の内壁に添って内壁の折れ曲る角度が１８０度を越え
る部分（図１７、図１８でθ_Lで示した部分）が存在す
ることである。リングラフィによって加工されたこれら
のパターンの端は、絶対的な直線で形成されていること
はほとんどなく、半径ｒの曲率をもつことが一般的であ
るが、この場合でも、１８０度を越える角度があること
で規定できる。いいかえれば、溝１７の内壁に凸の部分
があることで規定できる。図１９は本発明の他の適用例
を示すものであり、柱状部が複数個１６３，１６４とあ
る場合であり、これも又一面積にて大きなキャパシタ面
積をうることができる。以上、本発明の適用例をメモリ
セル一単位を用いて示したが、実際のメモリは、このセ
ルが複数個でアレーを形成しており、前記の如く相互の
セル間の干渉が問題となる。図２０〜図２２にこの説明
図を示す。図２０図に示すように、４つの溝１７１〜１
７４が交互に配設する。この場合に、互いに干渉は大別
して溝と溝の間（Ａ４断面）、溝と拡散層の間（ＢＢ断
面）がある。図２１は溝１７１と溝１７２間の干渉を説
明する図であり、溝１７１と１７２はフィールド酸化膜
１１をはさんで互いに向き合っており、それぞれのまわ
りには、空乏層２０１と２０２が形成されている。物理
の本質を損わない限り簡略化した空乏層近似法による
と、ゲート絶縁膜１２とＳｉ基板１０の界面キャリヤ２
１がない場合には、空乏層の厚さは 【数１】 で与えられる。ここでε_S,φ_F,ｑ，Ｎａはぞれぞれ、Ｓ
ｉ基板１０の誘電率、フェルミレベルおよび素電荷量
（＝１．６×１０~¹⁹Ｃ）、およびＳｉ基板の不純物濃
度である。ゲート絶縁膜１２は空乏層の厚さに比べて通
常は十分に薄いので、Ｖ_cは印加する電圧Ｖ_aとみなして
よいので、印加電気圧の１／２乗で空乏層は伸びる。ま
た、界面にキャリヤが平衡状態まで十分存在した場合の
空乏層の厚さ 【数２】 となる。図２１に示すように、両方から空乏層が伸びて
くると、互いにの間の電流（キャリヤの移動）のやりと
りは指数関数的に増大する。たとえば、通常のメモリセ
ルの諸元から、Ｎ_A＝１×１０¹⁵／ｃｍ³Ｖ_C＝５Ｖとす
ると、Ｘｄ_max〜２.５μｍ、Ｘｄ_min＝０.８μｍとな
る。従って、もし溝１７１と１７２の最短距離がＳ_min
とすると、Ｓ_minがＸｄ_maxとＸｄ_minを加えた距離すな
わち３.３μｍ（＝２.５＋０.８）に近づき、さらに小
さくなるにつれて一方の溝壁に貯えられていたキャリヤ
は、他方の溝へ流れていき、貯えていた情報が失なわれ
ることになる。キャリヤのない方へ、キャリヤが移動す
ると、その分だけ空乏層が縮み、キャリヤが失われた方
は、空乏層が狭伸びるので、拮抗を保つ。ダイナミック
ＲＡＭは、情報が揮発性なので、通常は２０ｍｓ毎に書
き替える（リフレッシュともいう。）従ってこの間に十
分再生可能な信号量を保っておけばよいので、以上説明
したごとく、単純に空乏層が接触するか否かを判定基準
とすることはできない。しかし、Ｓ_min＞Ｘｄ_max＋Ｘｄ
_minとしておくことは情報の保持のために有効な手だて
となる。隣接の２つの溝１７１と１７２ともキャリヤの
ないときには、両者とも最大の空乏層幅Ｘｄ_maxとなる
が、たとえば接触したとしても、共にキャリヤがないの
で情報が破壊されることはない。また図２２に示すよう
に、溝に溝間の干渉だけでなく、溝１７３と拡散層１５
１間の干渉も想定される。この場合も基本的には溝と溝
間干渉と同様である。メモリセルは、集積密度を高める
必要があるので、特に溝間の距離を短かくする場合に
は、既述したＸｄ_maxの式から推察できるように、基板
濃度Ｎ_Aを上昇すればよい。Ｓｉ基板１０全体の濃度を
高めるのが最も単純な方法であるが、この場合には、メ
モリセル以外の周辺回路にも影響を及ぼすので、図２３
に示すように、あらかじめ図８に示した溝形成前に空乏
層伸延防止手段、すなわち、基板と同導電型のウエル２
２を溝の部分に形成すればよい。Ｂなどのｐ型不純物を
イオン打込みによって１×１０¹²〜１×１０¹⁴ｃｍ~²の
密度に添加し、その後１０００〜１２００℃の熱処理に
よって所定の深さに拡散すればよい。図２３では、溝１
つに対して１つのウエル２２を形成する場合を示した
が、メモリセルを複数個含むメモリレー全体に１つのウ
エルを形成しても同様の効果を期待できる。この場合に
は、スイッチトランジスタ２の部も高濃度となるので、
これを避ける場合には、図２４に示すように図８に示し
た溝１７を形成した後にＳｉ表面から熱拡散法等によっ
て表面層にのみ空乏層伸延防止手段、すなわち基板と同
一導電型の高濃度層２３を形成すればよい。イオン打込
みは、直進性があるので、溝１７の側壁に不純物を添加
するには、斜め方向からイオン打込みしたり、あるいは
１０ＫｅＶ以下の加速電圧で、積極的に打込みイオンに
よるスパッタリングを利用し、側壁にも不純物を被着さ
れることもできる。以上述べてきた本発明の実施例は、
すべて、ＭＯＳ容量の反転層をメモリセルのキャパシタ
１として用いたものである。さらにｎ+層−プレート８
間のキャパシタを用いた本発明の他の実施例を第２５の
形成後、ホトエッチング法等で選択的にキャパシタ領域
１６の部分に拡散層１５と同じｎ+導電型の領域、すな
わちキャパシタ電極層２４を形成する。方向性のあるイ
オン打込み法を用いると、溝の側壁部に不純物を添加す
るにはＡｓやＰを斜め方向を打込んだり、あるいは１０
ＫｅＶ以下に加速エネルギーを下げて、積極的にイオン
によるスパッタリングを利用して側壁部にＡｓやＰを添
加する。あるいは、通常よく用いられるＰＯＣｌ₃を用
いた熱拡散法やＡｓやＰを含むＣＶＤガラスを選択的に
被着して、これからＡｓなＰを拡散することもできる。
また本発明のフィールド部は、酸化膜１１で形成した
が、本発明はメモリセル間のアイソレーション部とし
て、図２６に示した基板に堀り込んだアイソレーション
溝２５を用いることもできる。これは、Ｓｉ基板に、よ
く知られたＣＦ₄やＳＦ₆ガスを主成分とするドライエッ
チングで、１〜５μｍ深さの溝を堀り、これにＳｉＯ₂
膜や、あるいは多結晶Ｓｉなどの膜２６を充填しアイソ
レーションとするものである。充填膜２６を導電性のあ
る、たとえば不純物添加した多結晶Ｓｉなどにするとき
には、図２７に示すようにＳｉＯ₂やＳｉ₃Ｎ₄等に代表
されるアイソレーション絶縁膜２７を、あらかじめ被着
しておいてから、充填膜２６を埋め込めばよい。ＣＶＤ
法で被着する多結晶Ｓｉは細い溝でもよくまわり込み、
幅１μｍ、深さ５μｍの溝でも、０.５μｍ厚のＣＶＤ
多結晶Ｓｉで埋めることができる。図２８に本発明の他
の実施例を示す。これはすでに説明した、図２１の例の
フィールド酸化膜１１のかわりに、図２７に示した溝に
よるアイソレーションを空乏層伸延防止手段としても設
けた例である。図６に示したアイソレーションを形成す
る時点で、Ｓｉ基板１０にアイソレーション溝２５を形
成し、ＳｉＯ₂あるいはＳｉ₃Ｎ₄との重ね膜のアイソレ
ーション絶縁膜２７を１０〜２００ｎｍ厚に被着し、多
結晶Ｓｉの充填膜２６を充填する。膜２６の堆積時か、
あるいは堆積後にリンやＡｓを添加して導電性を得る。
この充填膜２６を接地電位に保つか、あるいは電源電圧
Ｖ_CCと同電位にしても、十分溝２５の下部に基板と同導
電型の不純物濃度の高い領域を形成しておけば、この溝
は両側から伸びる空乏層２０−１と２０−２を分離する
ことができる。ひいては、溝１７１と１７２の距離を縮
めることができ、メモリの高密度化に資することができ
る。図２８は、反転層による例を示したが、図２５に示
したキャパシタ電極を用いる場合も全く同様に形成でき
ることは明らかである。本発明の実施例では、ｎチャネ
ル型の例を用いて説明したが、ｐチャネル型にするに
は、導電型をすべて逆にすればよい。また本発明の実施
例の説明では、折り返しビットライン構成を用いたが、
開放ビットライン構成にも同様に適用しうることは明ら
かである。 【発明の効果】以上本発明を詳細な実施例によって示し
たが、たとえば３μｍ角のキャパシタ領域１６に２μｍ
□の深さ４μｍの溝１７を形成すると、この溝がないと
きには９μｍ²のキャパシタ面積となるが、溝がある場
合には４１μｍ²（＝３×３＋２×４×４）となり、５
倍以上の改善となる。実際には溝１７の側壁は完全に垂
直でなく、また溝１７の平面形状は完全に正方形ではな
く、微細部でのリソグラフィの解像力低下のため、若干
丸みを帯びるが、基本的には数倍の改善が実現できる。
ダイナミックメモリではα線などにより擾乱は、メモリ
のキャパシタ容量Ｃ_Sが１０％以上改善されても顕著に
改善される場合があるので、Ｃ_Sの数倍の改善は、同じ
規模のメモリの枠を越えて、更に大規模なメモリへ発展
することができる。

【図面の簡単な説明】 【図１】従来のメモリセルを説明する図 【図２】従来のメモリセルを説明する図 【図３】従来のメモリセルを説明する図 【図４】従来のメモリセルを説明する図 【図５】従来のメモリセルを説明する図 【図６】本発明への半導体メモリの適用例を示す断面図 【図７】本発明への半導体メモリの適用例を示す断面図 【図８】本発明への半導体メモリの適用例を示す断面図 【図９】本発明への半導体メモリの適用例を示す断面図 【図１０】本発明への半導体メモリの適用例を示す断面
図 【図１１】本発明への半導体メモリの適用例を示す断面
図 【図１２】本発明への半導体メモリの適用例を示す断面
図 【図１３】本発明への半導体メモリの適用例を示す断面
図 【図１４】本発明への半導体メモリの適用例を示す平面
図 【図１５】本発明への半導体メモリの適用例を示す平面
図 【図１６】本発明への半導体メモリの適用例を示す平面
図 【図１７】本発明への半導体メモリの適用例を示す平面
図 【図１８】本発明への半導体メモリの適用例を示す平面
図 【図１９】本発明への半導体メモリの適用例を示す平面
図 【図２０】本発明への半導体メモリの適用例を示す平面
図 【図２１】本発明への適用例の半導体メモリのメモリセ
ル間の相互関係を示す断面図。 【図２２】本発明への適用例の半導体メモリのメモリセ
ル間の相互関係を示す断面図。 【図２３】本発明の半導体メモリの実施例を示す断面図 【図２４】本発明の半導体メモリの実施例を示す断面図 【図２５】本発明の半導体メモリの実施例を示す断面図 【図２６】本発明の半導体メモリの実施例を示す断面図 【図２７】本発明の半導体メモリの実施例を示す断面図 【図２８】本発明の半導体メモリの実施例を示す断面図 【符号の説明】 １…キャパシタ、２…スイッチ用ＭＯＳトランジスタ、
３…ビット線、４，４１〜４４…ワード線（その１部は
ゲート電極となる）、５…センスアンプ、６…寄生容
量、７，７１〜７３…活性領域（フィールド酸化膜に囲
まれた領域）、８…プレート、９…コンタクト孔（ビッ
ト線用コンタクト孔）、１０…Ｓｉ基板、１１…フィー
ルド酸化膜、１２…ゲート酸化膜、１３…第１層間酸化
膜、１４…第２層間酸化膜、１５，１５１，１５２…拡
散層、１６…キャパシタ領域、１７，１７１〜１７４…
溝、１８…キャパシタＳｉＯ₂膜、１９…キャパシタＳ
ｉ₃Ｎ₄膜、２０，２０１〜２０４…空乏層、２１…キャ
リヤ、２２…ウエル、２３…高濃度層、２４…キャパシ
タ電極層、２５…アイソレーション溝、２６…アイソレ
ーション充填膜、２７…アイソレーション絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １．複数のワード線と、該ワード線と交叉して設けられ
   た複数のビット線と、該ワード線とビット線との所望の
   交点に設けられた複数のメモリセルと、 上記ビット線に読みだされた情報を増幅する回路とを有
   する半導体メモリの製造方法において、 メモリセルの容量を形成する溝を設ける工程と、 上記溝の内壁に第１の導電膜を設ける工程と、 上記第１の導電膜上に絶縁膜を設ける工程と、 上記第１の導電膜上の絶縁膜上に、上記第１の導電膜と
   同じ材料の第２の導電膜を設ける工程と、 上記第２の導電膜をエッチングすることにより所望形状
   にする工程と、 メモリセルのスイッチトランジスタを形成する工程と、 ビット線を設ける工程とを含むことを特徴とする半導体
   メモリの製造方法。 ２．上記メモリセルのスイッチトランジスタを形成する
   工程は、メモリセルのスイッチトランジシスタを形成す
   る絶縁膜を設ける工程と、 メモリセルのスイッチトランジスタを形成する第１の電
   極を設ける工程と、 メモリセルのスイッチトランジスタを形成する第２、第
   ３の電極を設ける工程とを含むことを特徴とする特許請
   求の範囲第１項記載の半導体メモリの製造方法。 ３．上記メモリセルの容量を形成する溝を設ける工程は
   ドライエッチングであることを特徴とする特許請求の範
   囲第１項又は第２項記載の半導体メモリの製造方法。 ４．上記第２の導電膜をエッチングする工程での上記第
   ２の導電膜のエッチング速度が上記第１の導電膜上に設
   けられた絶縁膜のエッチング速度より１０倍以上大きい
   ことを特徴とする特許請求の範囲第１項乃至第３項の何
   れかに記載の半導体メモリの製造方法。 ５．上記第２の導電膜は多結晶シリコンを含むことを特
   徴とする特許請求の範囲第１項乃至第４項の何れかに記
   載の半導体メモリの製造方法。 ６．上記第１の導電膜は多結晶シリコンを含むことを特
   徴とする特許請求の範囲第１項乃至第５項の何れかに記
   載の半導体メモリの製造方法。 ７．上記第１の導電膜上に設けられた絶縁膜はシリコン
   酸化膜を含むことを特徴とする特許請求の範囲第１項乃
   至第６項の何れかに記載の半導体メモリの製造方法。 ８．上記第２の導電膜をエッチングする工程は、プラズ
   マエッチングであることを特徴とする特許請求の範囲第
   １項乃至第７項の何れかに記載の半導体メモリの製造方
   法。 ９．上記第２の導電膜をエッチングする工程での上記第
   ２の導電膜のエッチング速度と上記第１の導電膜のエッ
   チング速度とがほぼ等しいことを特徴とする特許請求の
   範囲第１項乃至第８項の何れかに記載の半導体メモリの
   製造方法。 １０．上記第２の導電膜の上面がほぼ平坦に設けられる
   ことを特徴とする特許請求の範囲第１項乃至第９項の何
   れかに記載の半導体メモリの製造方法。