JPS59106146A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体集積回路メモリに係わシ、特に平面面
積を増大することなく大容量を実現し、大規模化に好適
な半導体集積回路メモリに関する。

〔従来技術〕

半導体集積回路メモリの１つとして、ＭＯＳダイナミッ
クメモリは１．１９７０年代初頭にＩＫｂのダイナミッ
クランダムアクセスメモリ（以下ｄＲＡＭと略す）が発
売されてから、３年に４倍の大規模化が達成されてきた
。しかるに、このメモリチップを入れるパッケージは、
主に１６ビンＤＩＰ　（デュアルインパッケージ）が用
いられてきており、チップを入れるキャビティサイズも
制限されていることから、メモリチップも４倍の大規模
化に伴なってもたかだか１．４倍にしか増大していない
。従って、１記憶容量たる１ビット分のメモリセル面積
も大規模化に伴なって、大きく減少しており、４倍の大
規模化に伴なって約１／３に微小化している。キャパシ
タの容量Ｃは、Ｃ−εＡ／ｌ（ここでε：絶縁膜の誘電
率、Ａ：キャパシタ面積、ｔ：絶縁膜厚）で表わされる
ので、面積Ａが１／３になればεとｔが同じである限り
Ｃも又１／３になる。記憶容量としての信号量Ｓは電荷
量Ｑに比例しており、このＱはＣと電圧Ｖとの積である
ことから、Ａが小さくなれば比例してＱも小さくなり、
（Ｃ；号Ｓ（／ま充れにｆ′トなつ−（−小さくなる４
、 雑）；Ｙ゛をＮとすわば、ＳｌＮ比けＳの減少にｆｌ′
なって小さくなり、回路動作斗、大きな問題となる６、
従−）て、通常＆ｊ：　、Ａ−の減少分を１の減少分で
補／Ｉ：つできており、４Ｋ　ｌ）、　　１６Ｋ　ｂ　
、　６４Ｋ　ｂと大規模化されるに伴ない、典型的な５
ｉｏ２膜厚と（）Ｃ１００ｎ　ｍ　、　７５　ｎ　ｍ　
、　５０　ｎ　ｍと薄くなっできた。

さらに最近、パッケージ等に含まれる重金属（Ｕ、Ｔｈ
等）から放射されるα粒子によって８１基板内に約２０
０ｆＣの電荷が発生１．て、これが雑音となることが確
認され、１ｇ　’７　ＥＬとしてのＱも、はぼ２００ｆ
Ｃ以下にすることが動作」；困離となってきた。

従って、絶縁膜をさらに加速して薄くすることが実行さ
れてｋす、今度は、絶縁膜の絶縁破壊が問題となってき
た。８１０２の絶縁制圧電界は最大１０　？Ｖ　／　ｃ
ｎｒであり、従って１０ｎｒｎＳｉ０２はＩＯＶ印加に
よってほとんど永久破壊をノ１ツすか劣化１°る５、−
）たｋ、期信頼性を考慮すると、最大破壊′、Ｅ圧Ｊ、
りなるべく小さな電圧で用いることが肝侠となる６、 ｌ−、メーヒリセノ１の１）″・に、小化にＭｌ；角し
７て、１ぺ１）合うギャバシタ間隔は小さくなり、信号
電荷を貯える空乏層の幅と同程度になってきた、との／
こめ、セル間に信畳の混冶が１ｌｊｊ３こらないよう対
策するととも必要−（である。

〔発明の目的〕

本発明（５１これらのメ・ヒリセルの微小化に伴なうα
おｌイによる招・乱、、Ｓ／Ｎ比の悪化、絶縁削出の問
題の深刻化に対処するため、メ−［リセルを微小ｆｌｓ
　してもなお絶縁膜厚を減少するととなく、セル間の信
月の混信を生じることなく、キャパシタ面’ｚ′ＬＡを
保つかあるいは増大する方法を提供するものである。

〔発明の概要〕

本発明の骨子目１．８１基体にｊ；Ｉ；ｌり込んだ溝の
側壁部をキャパシタの電極面とし２、相隣る溝の間隔を
ｆ脩号の混信の起こらないように所定の値より犬きくす
ることにある。これにより、平面面積を増大することな
く電極面積を増大し７て所望のギャパシタ容量を得、か
つ誤動作のない高信頼のメモリセルを得ることができる
。

〔発明の実施例Ｊ 第１図は、絶縁ゲート電界効果トランジスタ（以下ＭＯ
８）ランマスタ）を用いたＪトランジスタ型ダイナミッ
クメモリセルの構成図を７Ｊ＜ずものであり、電荷を貯
えるキャパシタ１とスイッチ用ＭＯ８ｔ・ランマスタ２
で構成され、スイッチトランジスタのドレインはビット
線３に接続されており、ゲートはワード線４に接続され
ている。

キャパシタ１に貯えた信号電荷をスイッチトランジスタ
２によって読み出すことによって動作が行われる。実際
のＮビットのメモリを構成するには、メモリアレーを構
成するが、大別して以下に述べる２つの方法がある。第
２図には信号を差動でとり出すセンスアンプ５に対し、
両側にビット線３１と３２を配列するいわゆるパ開放ビ
ット線″構成を示す。これは一本のワード線４１に対し
７で一方のビット線３１のみが電気的に交叉しているも
のであり、ビット線３１と３２の信号の差をセンスアン
プ５で検出するものである。

第３図は他方の゛折り返しビットライン構成を示すもの
であり、センスアンプ５に接続されている二本のビット
線３１．３２が、平行に配列されており、−・本のワー
ド線４１が二本のビット線３１．３２と交叉している。

本発明の実施例と１−で、主に４ｆｉ’り返しビットラ
イン構成の場合を示すが、同様に開放ビットライン構成
にも適用可能である。

第２図、第３図に示すように、ビット線３２の寄生容量
６の値をＣＤとし、メモリセルのキャパシタの値をＣＳ
とすれば、このメモリアレーの主要な性能指標の一つが
Ｃ８／ＣＤとなる。このメモリアレーのＳ／Ｎ比はＣｓ
　／　Ｃｎと一対一対応１〜でおり、メモリセルのキャ
パシタの値を大きくすると同時に、ビットラインの寄生
容量ＣＤを小さくすることも同様にＳ／Ｎ比を向上する
ことになる。

次に第４図を用いて、本発明の実施例と比較するために
従来の折り返しビットライン方式のメモリセルの１例を
説明する。通常１１００ｎ以−ヒの厚いフィールド酸化
膜に囲寸れだ活性領域７の一部がキャパシタを形成する
ため、プレート８で覆われている。スイッチトランジス
タを形成する部分とＸＳｉ基板上のドレインへビット線
電極接続を行うコンタクト孔９０部分はプレートが選択
的に除去されており（領域８ｏ）、この部分にワード線
４１．４２が被着されて、スイッチトランジスタ２を形
成している。理解を助けるために、第５図には、第４図
のＡＡで示した部分の断面図を示す。

以後説明の便のため、トランジスタはｎチャネル型を用
いた例を示す。ｐチャネル型にするには、一般にＳｉ基
板と拡散層の導電型をｎチャネルの場合と逆にすればよ
い。

このメモリセルにおいては、記憶容量となるキャパシタ
１の領域１６は第４図の斜線で示される部分であり、メ
モリセル自体が小さくなればまだ領域１６の部分も小さ
くなシ、ゲート酸化膜１２を薄くしない限り、前に説明
した通シキャパシタ容量Ｃｓが小さくなりメモリ動作上
大きな問題となる。

本発明の実施例ではこの構造の欠点が補なわれ平面面積
を拡大することなくＣｓが増大されている。

じ上第６図から第１４図寸でを用いて本発明の詳細な説
明する。−まず第６図に示すように、ｐ型１０Ω−ｏｎ
のＳｉ基板１０上に前述したＬＯＣＯ８法によって５０
０〜１０００．ｒｉｍ厚のフィールド８１０２膜１１を
選択的に形成する。このフィールドＳ１０□膜は第７図
に示すようにＳｉ基板表面に全体的に８１０２膜を形成
してから不必要な部分をホトエツチング法等で除去して
も同様に形成することがでる。本実施例ではＬＯＣＯ８
法を用いることとする。

この後、第８図に示すように、ＦやＣｔのガス例えばＣ
Ｆ４　、ＳＦ６　、ＣＣｌ２等を主成分１、ちるいはこ
れらにＨの入ったガスを主成分としだ平行平板型プラズ
マエツチングで、Ｓｉ基板１０の所定の部分にエッチ溝
１７を形成する。このプラズマエツチングのマスクは、
通常のホトレジストそのものでは、ホトレジスト自体も
エツチングされて消失する場合があるので、予め、第６
図に示シタ構造にＳｉ基板１０上ＫＳ　１０２　、８１
３　Ｎ４　。

ＣＶＤ５ｊ０２の順に膜を被着し、まず最上層のＣＶＤ
５ｊ０２をホトレジストマスクにエツチングした後、そ
の下層のＳ！３Ｎ４，５ｊ０２をエツチングし、これら
をマスクとしてＳｉ基板１ｏをエラグすればよい。この
Ｓ　Ｉ　３Ｎ　４膜は、マスクとしてのＣＶＤ５ｊ０２
を最終的に除去する際に、フィールド８１０２膜１１が
エツチングされるのを防ぐものである。従ってこの目的
に合致するものなら、他の膜でよい。少なくとも、これ
らのＣＶＤ５ｉ０２／ＳＩ３　Ｎ４　／Ｓ　ｒ　０２の
三層膜はマスク材でありいずれは除去されてＳｉ基板上
には残存しない。従ってこの目的に添う場合には、マス
ク材を限定しない。あるいは、すでに微細なビームを形
成できるなら、マスク材がなくとも所望のエツチング溝
１７を得ることもできる。

エツチング溝１７の深さは、原理的にはほとんど制限が
ないが、溝の幅をＷＭとすれば、深さＤＭは０．５　Ｗ
　ｙ〜５Ｗｙ程度が現実的である。

この後、キャパシタの絶縁膜を形成する。この絶縁膜は
、電気的に耐圧が高く、安定なものであれば、原理的に
はその材料を選ばないが、従来から用いられているもの
は、熱酸化Ｓ　’　０２　、熱窒化ＳＩ３Ｎ４．ＣＶＤ
５ｊｓＮ４．ＣＶＤや反応性スパッタによるＴａ２０５
　、　Ｎｂ２０Ｓ　、　ｚｒｏ　２等がある。

これらの膜を単層あるいは多層としてキャパシタ絶縁膜
とすることができる。本実施例では、５１０２とＳＩ３
Ｎ４の重ね膜を用いた場合を説明する。

ドライエツチング（プラズマエツチングやスパッタエツ
チング等）でＳｉ基板１ｏに形成した溝は、溶液エツチ
ングの場合と異なって多かれ少なかれＳｉ基板１０に電
気的、結晶的な損傷や汚染を与えている。従ってドライ
エツチングした後、１０〜５００ｎｍ程度、上記の損傷
、汚染が実効的に問題となら７シい程度−土で溶液エツ
チングすればＪ凪ρ。溶液と１７ては、Ｎ　Ｈ、ａ　Ｏ
）−、［−１−Ｈ２０２系やＩＩＦ　十ＨＮ　０３系の
水１８液がこのＩ」的によく合致１７ている。、 第９図に示」ように、この溶液エツチングでＳｉ基扱１
．０とその溝１７０表［ｎｊを除去したのち、ギヤ・く
シタ５１０２膜１８を５〜２０　ｎ　ｍよく知られた９
００〜１２００　Ｃ，酸化雰囲気での熱酸化によつで形
成する。この後６５０〜８５０Ｃにｊ）・いてＣＶＤ法
によってキャパシタＳ”３　Ｎ４　Ｍ　１９を５〜２０
　ｎ　ｍ厚に被着する。これらの膜厚は所望の単位面積
当り容量と血ｊ圧を勘案して設定１−るので、上記膜厚
範囲を逸脱する場合もある。このＣＶ　Ｄ　Ｓ　ｊ　３
　Ｎ　４１９は、一般にその内部応力が１Ｘ　１０　”
　ｄｙｎ　／１７ｎ２に達し、強大なるが故に、Ｓｉ基
板１０に直接被着すると、欠陥が生じて特性を損ねる。

従って、一般にはＳ”３Ｎ４下に８１０２を敷くことが
行なわねる。８１基板１０を直接窒化して８１３　Ｎ　
４膜を形成する場合はこの限りでなく、緻密で電気的耐
圧の高い膜を得ることができるが、ｌ　Ｑ　［１ｍ工り
厚い膜を得るには、ｌ、　ｌｉ旧［ｊ３を越える反応時
間を必要とする。祉だ膜厚増加率も］、　Ｏｎ　ｍを越
えると急速に低１；−する（二とから、厚い膜を得るに
は適当ではない１、丑だこれらの８１３　Ｎ　４膜１９
ばその表面’Ｃ２−５ｒ＋　ｍ酸化し、て配圧分向−上
することができる。

この後第１０図に示すように、多結晶Ｓ’で代表される
プレー　ト８を全面に被着−する。ＣＶＤ法で被着し／
こ多結晶３１はよく満゛１７の内側までまわりこんで堆
積するので、溝１７の側壁部の多結晶Ｓ　ｌも１−面と
はＶ同じ膜厚となる。その後この多結晶Ｓ１にｌ）ＯＣ
Ｌ　３ガス等を用いＣＩＪンを熱拡ｉする。エッチ溝１
７の幅がＷＭであるから、多結晶ｓｉｓの厚さをＴｓｘ
とＪ−ると、ＷＭン２Ｔ　ｓｌの場合には、第１０図に
示−すような溝（溝幅２Ｔｓ２）が残存する。この渦は
その−１−而に被着される絶縁膜や、ワード線４の加工
や被着状態に悪影響を及ぼ１ので、埋めた方がよい。本
発明では、第１０図に示すように、同じ多結晶Ｓ１を厚
さｒ５）　Ｓ２で全面に被着して、峰の後全面をよく知
られたＣ　Ｆ　４やＳＦａガスを用いるプラズマエツチ
ングでＴ８２厚分だけ除去する−と、第１０図Ｑこ示す
ように多結晶５ｉ８２が丁度溝に埋め込−まれだ形で残
存し７、上面が平坦となる。１回の多結晶Ｓ１８の堆積
のみで溝が埋する場合には、２回目の堆８１１１は盛装
がないか、プレート８は配線部としでも用いるので、適
当なＪＵＬさとし”τは１００〜・５００１１１１１程
度である。これで埋−まらガい場合番ま上記の説明のよ
うに多結晶Ｓｉの２度堆積法を用いる。

多結晶８１８の上にその−ｉ　４２度［１の多結晶Ｓ＋
を被着して全面をエツチングすると、両者の境目が融合
しているので、エツチングの終点が定かでなくなる。そ
こで第１層の多結晶ＳＩ８の表面を５〜３０ｎｍ熱酸化
して両者の間に８１０２層をはさむ。こうすると、２層
目の多結晶Ｓ＋が全面にエッチされた状態で１層目の多
結晶ＳｌＢ上の８１０２膜が露出され、一般に多結晶Ｓ
’のプラズマエツチングばＳ　１０２のエツチング速度
より多結晶Ｓ’が１０倍以上大きいので、多少オーバエ
ツヂングを１−ｊつても第１層の多結晶Ｓｉ８は８１（
Ｊ２に”Ａニーされで」っ・す、エツチングされること
に１ない。

その後、ホトエツゾン′グ法によって、ブレートｆ３を
形成し第１１図に示１ように、これを酸化しＴ：１　０
　（１−４　０　０　ｎｍ厚の第１層間酸化膜１３を、
ｔＦ，ｌる。この時＋−＞　ｊ　３　Ｎ４膜１９ばほと
んど酸化されない。この後第１層間酸化膜１３をマスク
として３’３Ｎ４肛ｊｉ　９　μ４Ｓ’０２膜■８を一
Ｅ　ツー、４　７　クチ除去し、８　（１　０〜１１５
０′Ｃの乾燥酸素にＮ〜５φのＨ　Ｃ　Ｌ　ｔ　’ｔ；
んだ酸化によってＩＱ−５Ｑｎｍ厚６）グー　ｌ−酸化
膜１２をイｙｌる。ぞの後、第１２図に小づように所定
の部分に、多結晶Ｓ　１、シリサイト（ＭＯ□Ｓｌ　、
　Ｔａ２　０５）等の単層あるいはこれらｃｒ）重ね膜
、さらにはＷやＰｖｉ　Ｏ等のりフラクトリー金属など
のゲ−　ｌ−　（ワード線・１）を選択的に被着する。

一自の後第１３図に示すように、Ａｓやリンを６０−１
２０Ｋｅ’Ｖに加速して・１１７月込みすると、プｌ／
−）１３とゲ−１・４の被着されていない部分にｎ＋の
ソース・ドＩ／イン層１５が形成される。

さらにリンを４〜１０モルチ含んだＣＶＤ５１０２膜で
代表される第２層間絶縁膜１４を３００〜１１０００ｎ
厚に被着し、９００〜１０００ｃで熱処理して緻密化す
る。その後、基板のｎ＋層１５や、ゲート４、プレート
８に達する電極接続孔９を形成し、Ａｔで代表される電
極３０′ヲ選択的に被着する（図ではビット線３のみ示
した）。これによって、エッチ溝１７の側壁をキャパシ
タの一部とした１トランジスタ型ダイナミツクメモリセ
ルが構成できる。

第１４図にこのメモリセルの平面図を示す。エッチ溝１
７の底面が上面と同じとすれば、上面から見たキャパシ
タ領域は、変化がないので、エッチ溝１７の周辺長をＬ
Ｍ、深さをＤＭとすれば、エッチ溝を追加したことによ
り、キャパシタ面積はＬＭＸＤＭ分だけ増加する。キャ
パシタ領域１６の平面面積を３μｍ角とし、これに１μ
ｍ角で深さ２μｍの溝１７を形成したとすれば、平面面
積は９μｍ２となシ、エッチ溝の側壁部は１×４Ｘ２＝
８μｍ２となる。すなわち、１μｍで深さ２μｍのエッ
チ溝１７を追加することにより、キャパシタ面積は９μ
ｍ２から１７μ汀＋２（−９＋８）に約倍増する。これ
によって、センスアンプ５に入力する信号のＳ／Ｎ比は
約倍増し、メモリの安定動作の点で極めて顕著な効果が
ある。

第１４図の説明では、溝１７を正方形としたが、これを
複数個とする本発明の他の実施例を第１５図と第１６図
で示す。第１５図はキャパシタ領域１６のヘリから一定
の距離ΔＬに溝１７のヘリがあるとし、一つの溝１７で
構成した場合を示す。

キャパシタの面積をＬＸＬとすれば、エッチ溝１７の周
辺長ＬＭは４（Ｌ−２ΔＬ）となる。

第１６図は本発明の他の実施例を示すもので、図示のよ
うに、４つの正方形の溝を形成した。エッチ溝１７の間
の距離をＳＭとすれば、４つのエッチ溝の周辺長は８（
Ｌ−２ΔＬ−８Ｍ）となる。

これらの大小関係を直観的に理解するために、Ｌ＝５μ
ｍΔＬ　””　Ｓ　Ｍニ１μｍとすれば第１５図の溝が
１つの場合の溝の周辺長ＡＩはＡＩ＝１２μｍ、第１６
図の４つの場合の周辺長Ａ４はＡ４２１６μｍとな、る
。

従って、一般に１つの溝よシ複数個の溝が有利であシ、
リソグラフィで加工できうる最小寸法をＬ　ｍＨｎとす
れば、エッチ溝の幅Ｌ　Ｍ　％その間隙ＳＭをＬＭ　＝
　Ｓ　Ｍ＝　Ｌ　ｍｉｎとするのが最も有利である。Ｌ
ＭとＳＭのどちらが一方が他方より大きいとしたら、ど
ちらが一方の小さい方をＬ　ｍｉｎとすればよい。

第１７図に本発明の他の実施例を示す。本実施例の要点
は、ＬＭを一定として、第１５図に示した場合にへこみ
を導入した点であシ、内部に入り込んだ側壁部だけさら
に面積が増加する。

第１８図は本発明の他の実施例を示す。本発明は幅ＬＭ
の溝１７で囲まれた平面キャパシタ部１６２がある場合
であシ、これによっても、中に形成された柱状部の側壁
が第１５図の場合に新たに加わシキャパシタ面積を増加
させることができる。

第１７図、第１８図の実施例の共通点はエッチ溝１７の
内壁に添って内壁の折れ曲る角度が１８０度を越える部
分（第１７図、第１８図でθＬで示した部分）が存在す
ることである。リングラフィによって加工されたこれら
のパターンの端は、絶対的な直線で形成されていること
はほとんどなく、半径ｒの曲率をもつことが一般的であ
るが、この場合でも、１８０度を越える角度があること
で規定できる。いいかえれば、溝１７の内壁に凸の部分
があることで規定できる。

第１９図は本発明の他の実施例を示すものであり、柱状
部が複数個１６３，１６４とある場合であり、これも又
同一面積にて大きなキャパシタ面積をうることかできる
。

以上、本発明の実施例をメモリセル一単位を用いて示し
だが、実際のメモリは、このセルが複数側でアレーを形
成しておシ、相互のセル間の干渉がないようにする必要
がある。

第２０図〜第２２図にこの説明図を示す。第２０図に示
すように、４つの溝１７１〜１７４が交互に配設する。

この場合に、互いの干渉は大別して溝と溝の間（ＡＡ断
面）、溝と拡散層の間（Ｂ　Ｂ断面）がある３、 第ニジ１図はＨ；ｉ＞　１７１と溝１７２　ｉ）ｉ＋の
一干渉計に’ＱＩ明ずＺ）図であり、溝１７１と１７２
はノイールド酸化膜１１をはさんで互いに向？Σ合て、
）で」。・す、ぞわぞれの寸わりには、２：”フ乏層２
０１と５２０２が形成さｉｌ、でいる。

両方の空乏層が伸ひて接すＫ）ようになると、互いの間
の電流（キャリヤの移動）のやりとりは指数関数的に増
大する。このＡ−め、−力の溝壁にｔｉ’Ｊ’えられて
いたギヤリヤは、他力へ’Ｊ’ｌＬ、’！％ていき、貯
えていた情報が失なわれることになる。、キャリヤのな
い方・＼、ギヤ＋）−Ａｔが移動すると、その分だけ空
乏層が縮み、ギヤリヤが失なわれた方（Ｌ」、空乏層が
伸びるので、拮抗を保つ。

ダイナミックＲＡＭは、情報が揮発性なので、通常は２
０　ｉｎ　ｓ　４ｒ）：に書き替える（リフレッシュと
もいう）。従ってこの間に十分再生可能左信号量を保っ
ておけばよいので、以上説明しプこごとく、単純に空乏
層が接触するか否かが判定基準と４、るわけではない３
゜ そこで、我々は２つの溝１７１と１７２の間隔Ｓとシリ
コン基板１０の不純物濃度ＮＡとを（−］ト々の飴に変
化さ拷／こものを試作し、だ。−そし２−こ−１−力の
溝にはキャリヤを貯え、他力の溝には一ヤヤリャがない
状、θ、貝にして、溝間に流れる電流を測定した。

メモリセルの正常動作のためには、漏洩山：流が室温に
おいで１セルあプζす０．１　ｐ−Ａ以下でなくてはな
らない１、 プレー１・８に′重圧Ｖ　ｐを印加した場合に、漏洩電
流が０．１［、）ＡとなるＶ　ｐの等１高純図を第２２
図に示１６、■１・・・１ｖと示し、た線は次のことを
意味Ｊる。ＳとＮＡの値で決まる点がこの線より右Ｉ−
。

の部分に位置する場合には漏洩電流が０．１　ｒ）　Ａ
以下になる３、Ｖ　ｐを１ｖから７ｖまで変えた場合の
等高線群は溝の間隔Ｓと基板不純物濃度ＮＡＯ間の関係
式 ％式％（１） である３、したがって、メ、−（ＩＪナセル正常動作の
ためには、ＳとＮＡの間に ・・・・・・・・・・・・（２） の関係が成立つ必要がある。

隣接の２つの溝１７１と１７２ともキーヤリヤのないと
きには、両者からの空乏層のひろがりは最大となるが、
たとえ結合したとしても、共にギヤリヤがないので情報
が破壊されることはない３、しまたがって、上式（２）
の関係を満た１゛ように不純物濃度ＮＡの基板に間隔Ｓ
で溝を配置すれば、情報破壊のないダイナミックメモリ
が得られる１、イオン打込法などを用いて、基板内に不
純物の分布が形成された場合にも、同様の関係が成立つ
。

これは空乏層の伸びは不純物濃度の値の低い部分で主と
して決まるからであり、トの式でＮＡはやり基板の不純
物濃度の値となる。

−まだ第２３図に示すように、溝と溝間の干渉だはでな
く、溝１７３と拡散層１５１間の干渉も想ンｉ−さノす
る５、この用台も基本的ににｊ、ｉ７／、Ｉ′と異同干
渉さ同様である１３ 腰、上では、ＭＯ８容昂０反転層をメモリセルのヤヤパ
シタ１とし７で用いたものである１−１さらに１１＋層
−プし／−１・８間のキャパシタを用い／こ本発明の実
施例を第２４図に示１゛。これは、第８図に既述（−ソ
・−溝１７の形成後、ポトエッチング法等で選択的にキ
ャパシタ領域１６の部分に拡散層１５と同じｎ″？Ｈ？
Ｈ電型、−Ｊなわちキャパシタ電（るう層２４を形成す
る。方向性のあるイ封ンＪ’Ｊ込み法を用いると、溝の
側壁部に不純物を添加するにはＡ　Ｓ　−＜’　Ｐ　ｋ
斜め方向に打込んだり、あるいは１０　Ｋ　ｅ　Ｖ以ド
に加速コーネルギ−を下けて、積極的にイオンによるス
パッタリング全利用して側５部にＡｓや■）を添加する
。あるいは、通常よく用いられるＪ）ｏＣＣ１０３を用
いた熱拡散１去やＡ、　ｓや■）を含む←：ＶＤガラス
を選択的に被着しで、とＪ′ｌからＡｓやＪ）全拡散す
ることもできる。

以上庫発明を詳細な実施例によって示ｊ−７だ。本発明
のメモリは相隣る溝の間隔がシリコン基板の不純物濃度
ＮＡとプレート電圧Ｖｐから上式（２）で決まる値より
大きいことを特徴とする。

本発明の実施例では、ｎチャネル型の例を用いて説明し
たが、ｐチャネル型にするには、導電型をすべて逆にす
ればよい。

また本発明の詳細な説明では、折シ返しビットライン構
成を用いたが、開放ビットライン構成にも同様に適用し
うろことは明らかである。

〔発明の効果〕

以上に示しだ本発明の構成に従えば、高集積密度のメモ
リが得られ、かつ相隣るメモリセルにどのような情報が
蓄積されていても、メモリセル間の混信の生じないメモ
リが得られる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図、第５図は従来のメモ
リセルを説明する図、第６図から第１３図は本発明の半
導体メモリの実施例を示す断面図、第１４図から第２０
図は本発明の半導体メモリの実施例を示す平面図、第２
１図は本発明の半導体メモリのメモリセル間の相互関係
を示す断面図、第２２図は本発明のメモリセルの特性を
示す図、第２３図から第２４図は本発明の半導体メモリ
の実施例を示す断面図である。 ■・・・キャパシタ、２・・・スイッチ用ＭＯＳトラン
ジスタ、３，３０，３１．３２・・・ビット線、４゜４
１〜４４・・・ワード線（その一部はゲート電極となる
）、５・・・センスアンプ、６・・・寄生容量、７゜７
１〜７３・・・活性領域（フィールド酸化膜に囲まれた
領域）、８・・・プレート、９・・・コンタクト孔（ビ
ット線用コンタクト孔）、１０・・・Ｓｉ基板、１１・
・・フィールド酸化膜、１２・・・ゲート酸化膜、１３
・・・第１層間酸化膜、１４・・・第２層間酸化膜、１
５．１５１，１５２・・・拡散層、１６・・・キャパシ
タ領域、１７，１７１〜１７４・・・溝、１８・・・キ
ャパシタｓｉｏ、膜、１９・・・キャパシタＳ　ｊ　３
　Ｎ　４膜、２０．２０１〜２０４・・・空乏層、２３
・・・キャリヤ、第　１　図 第　２　図 第　４　図 ６ 第　５　図 Ｈ７１，）　　　　　　Ｉｏ　　　１５１１　　　恥６
１ｈ ＩＩ　　　　力　Ｉ　し］ 第　（Ｉ　（２） ／ｑ 記　　１０　　図 ２３ 力　　１１　　　図 ８／ 名　１２　　図 第　１３　　ｍ −」 第　１４　　図 ／７　　　　　　、　　、、Ｏ ／７ｑ −−−−−７−＋−３ ）　２　少′　　　内□・ 第　１５ 可　１６Ｉ］ 第　１７　　図 １１′７ 図　　　　　第　１８　　図 第　１’ｌ　　１２１ 第　２０　　図 第　２１　　図 第　２２７ ス舅板　５勇【度Ｎへ（Ｃ１０−３）

Claims (1)

1. 【特許請求の範囲】 １、シリコン基体に掘り込んだ溝の側壁を含む領域に設
   けた蓄積容量部とスイッチ用素子部とを有するメモリセ
   ルを２つ以上有し、相隣る溝の間隔Ｓがシリコン基体の
   不純物濃度ＮＡと蓄積容量に印加する電圧Ｖｐに対し次
   式。 ただしＳｏ　＝　１．４　μｍ　、　Ｎｏ　＝２．３　
   Ｘ　１０”　ｃｍ−３Ｖ１＝２０Ｖ　　、　Ｖ２　＝１
   ０Ｖ。 を満たす範囲にあることを特徴とする半導体メモリ。