JP3094984B2 - パルス発生回路 - Google Patents
パルス発生回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
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- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ回路等
の同期式集積回路の内部リード・ライト動作等を活性化
させる基本パルスを発生するパルス発生回路に関し、特
に、２サイクル以上のサイクルを利用して内部アクセス
する動作仕様のパルス発生回路に関する。
の同期式集積回路の内部リード・ライト動作等を活性化
させる基本パルスを発生するパルス発生回路に関し、特
に、２サイクル以上のサイクルを利用して内部アクセス
する動作仕様のパルス発生回路に関する。
【０００２】
【従来の技術】図８は従来のパルス発生回路を示す回路
図、図９はそのタイミングチャート図である。動作開始
信号ＡＣによる内部活性化情報を、ラッチ回路２０にて
クロック信号ＣＬＫでラッチし、同時にラッチ回路２０
の出力とクロック信号ＣＬＫとのＮＡＮＤ論理をとるこ
とにより、ＣＬＫのロウエッジまでこの情報を広げた内
部信号Ａを生成する。そして、ＮＯＲ回路２２にて、こ
の信号Ａと、インバータ２４により反転した信号を更に
遅延回路２５により遅延させた信号とのＮＯＲ論理をと
ることにより、クロック信号ＣＬＫのハイエッジに同期
したショートパルス信号Ｂを発生する。次いで、３入力
ＯＲ回路２３に、このショートパルス信号Ｂと、信号Ｂ
を遅延回路２６にて遅延させた信号と、この遅延信号を
更に遅延回路２７で２段に遅延させた信号とを入力する
ことにより、パルス幅を広げ、所望の基本パルスＰＧを
発生する。
図、図９はそのタイミングチャート図である。動作開始
信号ＡＣによる内部活性化情報を、ラッチ回路２０にて
クロック信号ＣＬＫでラッチし、同時にラッチ回路２０
の出力とクロック信号ＣＬＫとのＮＡＮＤ論理をとるこ
とにより、ＣＬＫのロウエッジまでこの情報を広げた内
部信号Ａを生成する。そして、ＮＯＲ回路２２にて、こ
の信号Ａと、インバータ２４により反転した信号を更に
遅延回路２５により遅延させた信号とのＮＯＲ論理をと
ることにより、クロック信号ＣＬＫのハイエッジに同期
したショートパルス信号Ｂを発生する。次いで、３入力
ＯＲ回路２３に、このショートパルス信号Ｂと、信号Ｂ
を遅延回路２６にて遅延させた信号と、この遅延信号を
更に遅延回路２７で２段に遅延させた信号とを入力する
ことにより、パルス幅を広げ、所望の基本パルスＰＧを
発生する。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
従来技術には、以下に示す欠点がある。先ず、クロック
信号ＣＬＫの入力から、パルスＰＧ発生までの時間が遅
いという欠点がある。また、得られるパルス幅は、温度
及び電源電圧等の環境条件による変動及び製造条件によ
るトランジスタの特性ばらつきによる変動を生じるとい
う難点がある。
従来技術には、以下に示す欠点がある。先ず、クロック
信号ＣＬＫの入力から、パルスＰＧ発生までの時間が遅
いという欠点がある。また、得られるパルス幅は、温度
及び電源電圧等の環境条件による変動及び製造条件によ
るトランジスタの特性ばらつきによる変動を生じるとい
う難点がある。
【０００４】即ち、従来の回路においては、動作開始信
号ＡＣとの論理信号Ａから、一旦ショートパルスＢを生
成するので、最低３段の論理ゲート段数が必要である。
このショートパルス発生段がないと、クロックＣＬＫの
ハイパルス時間が短くなった場合に、次段のパルス幅を
決める遅延回路でＣＬＫロウによるリセットが起こって
しまい、パルスが途中で切れてしまう。
号ＡＣとの論理信号Ａから、一旦ショートパルスＢを生
成するので、最低３段の論理ゲート段数が必要である。
このショートパルス発生段がないと、クロックＣＬＫの
ハイパルス時間が短くなった場合に、次段のパルス幅を
決める遅延回路でＣＬＫロウによるリセットが起こって
しまい、パルスが途中で切れてしまう。
【０００５】また、この従来のパルス発生回路では、得
られるパルス幅は、Ｂを入力とする遅延回路２６，２７
の遅延時間（図８では２段構成であり、この合計遅延時
間）で決まる。この回路は、通常、複数段接続したイン
バータにより構成されるので、遅延時間はこのＭＯＳト
ランジスタの能力変動の影響をそのまま表してしまうと
いう欠点がある。
られるパルス幅は、Ｂを入力とする遅延回路２６，２７
の遅延時間（図８では２段構成であり、この合計遅延時
間）で決まる。この回路は、通常、複数段接続したイン
バータにより構成されるので、遅延時間はこのＭＯＳト
ランジスタの能力変動の影響をそのまま表してしまうと
いう欠点がある。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、高速且つ一定パルス幅のパルスを生成する
ことができ、同期式集積回路、特に半導体メモリ回路の
内部リード・ライト動作等を活性化する基本パルスとし
て好適のパルスを発生することができるパルス発生回路
を提供することを目的とする。
のであって、高速且つ一定パルス幅のパルスを生成する
ことができ、同期式集積回路、特に半導体メモリ回路の
内部リード・ライト動作等を活性化する基本パルスとし
て好適のパルスを発生することができるパルス発生回路
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る第１のパル
ス発生回路は、電源端子に接続されたプルアップ用のト
ランジスタと、前記プルアップ用のトランジスタと接地
との間に直列に接続されたプルダウン用のトランジスタ
と、クロック信号ＣＬＫの第１サイクルのハイエッジに
合わせて前記プルアップ用のトランジスタをオンにしロ
ウエッジに合わせてオフにする手段と、前記クロック信
号ＣＬＫの第２サイクルのハイエッジに合わせて前記プ
ルダウン用トランジスタをオンにする手段と、を有する
ことを特徴とする。
ス発生回路は、電源端子に接続されたプルアップ用のト
ランジスタと、前記プルアップ用のトランジスタと接地
との間に直列に接続されたプルダウン用のトランジスタ
と、クロック信号ＣＬＫの第１サイクルのハイエッジに
合わせて前記プルアップ用のトランジスタをオンにしロ
ウエッジに合わせてオフにする手段と、前記クロック信
号ＣＬＫの第２サイクルのハイエッジに合わせて前記プ
ルダウン用トランジスタをオンにする手段と、を有する
ことを特徴とする。
【０００８】本発明に係る第２のパルス発生回路は、電
源端子に接続されたプルアップ用のトランジスタと、前
記プルアップ用のトランジスタと接地との間に直列に接
続されたプルダウン用のトランジスタと、クロック信号
ＣＬＫの第１サイクルのハイ期間に合わせて前記プルア
ップ用のトランジスタをオンにしロウ期間に合わせてオ
フにする手段と、前記クロック信号ＣＬＫの第２サイク
ルのハイ期間に合わせて前記プルダウン用トランジスタ
をオンにする手段と、を有することを特徴とする。
源端子に接続されたプルアップ用のトランジスタと、前
記プルアップ用のトランジスタと接地との間に直列に接
続されたプルダウン用のトランジスタと、クロック信号
ＣＬＫの第１サイクルのハイ期間に合わせて前記プルア
ップ用のトランジスタをオンにしロウ期間に合わせてオ
フにする手段と、前記クロック信号ＣＬＫの第２サイク
ルのハイ期間に合わせて前記プルダウン用トランジスタ
をオンにする手段と、を有することを特徴とする。
【０００９】本発明に係る第３のパルス発生回路は、電
源端子に接続されたプルアップ用のトランジスタと、前
記プルアップ用のトランジスタと接地との間に直列に接
続されたプルダウン用のトランジスタと、クロック信号
ＣＬＫの第１サイクルのハイエッジに合わせて前記プル
ダウン用のトランジスタをオンにしロウエッジに合わせ
てオフにする手段と、前記クロック信号ＣＬＫの第２サ
イクルのハイエッジに合わせて前記プルアップ用トラン
ジスタをオンにする手段と、を有することを特徴とす
る。
源端子に接続されたプルアップ用のトランジスタと、前
記プルアップ用のトランジスタと接地との間に直列に接
続されたプルダウン用のトランジスタと、クロック信号
ＣＬＫの第１サイクルのハイエッジに合わせて前記プル
ダウン用のトランジスタをオンにしロウエッジに合わせ
てオフにする手段と、前記クロック信号ＣＬＫの第２サ
イクルのハイエッジに合わせて前記プルアップ用トラン
ジスタをオンにする手段と、を有することを特徴とす
る。
【００１０】本発明に係る第４のパルス発生回路は、電
源端子に接続されたプルアップ用のトランジスタと、前
記プルアップ用のトランジスタと接地との間に直列に接
続されたプルダウン用のトランジスタと、クロック信号
ＣＬＫの第１サイクルのハイ期間に合わせて前記プルダ
ウン用のトランジスタをオンにしロウ期間に合わせてオ
フにする手段と、前記クロック信号ＣＬＫの第２サイク
ルのハイ期間に合わせて前記プルアップ用トランジスタ
をオンにする手段と、を有することを特徴とする。
源端子に接続されたプルアップ用のトランジスタと、前
記プルアップ用のトランジスタと接地との間に直列に接
続されたプルダウン用のトランジスタと、クロック信号
ＣＬＫの第１サイクルのハイ期間に合わせて前記プルダ
ウン用のトランジスタをオンにしロウ期間に合わせてオ
フにする手段と、前記クロック信号ＣＬＫの第２サイク
ルのハイ期間に合わせて前記プルアップ用トランジスタ
をオンにする手段と、を有することを特徴とする。
【００１１】同期式集積回路、特に半導体メモリ回路の
内部リード・ライト動作等を活性化する基本パルスとし
ては、高速且つ一定パルス幅のパルスを生成する必要が
ある。本発明は、２サイクル以上のサイクルを利用して
内部アクセスする動作仕様の場合のパルス発生回路を提
供するものである。これはレイテンシ２以上の同期回路
又はバースト機能をプリフェッチ動作にて実現する場合
等に相当する。
内部リード・ライト動作等を活性化する基本パルスとし
ては、高速且つ一定パルス幅のパルスを生成する必要が
ある。本発明は、２サイクル以上のサイクルを利用して
内部アクセスする動作仕様の場合のパルス発生回路を提
供するものである。これはレイテンシ２以上の同期回路
又はバースト機能をプリフェッチ動作にて実現する場合
等に相当する。
【００１２】本発明においては、パルス発生のドライバ
部にあるプルアップ用ｐＭＯＳトランジスタを、クロッ
ク信号ＣＬＫの第１サイクルのハイパルスに同期してオ
ンさせ、基本パルスＰＧのスタートエッジを発生する。
同じくドライバ部にあるプルダウン用ｎＭＯＳトランジ
スタを第２サイクルのハイパルスに同期させてオンさ
せ、基本パルスＰＧのエンドエッジを発生させる。ドラ
イバ部のｐＭＯＳトランジスタ又はｎＭＯＳトランジス
タがオンした後は、出力端子に接続された極めて能力が
小さいインバータによりハイ又はロウ電位が保持するこ
とができる。このような構成のためパルス生成までの時
間が高速であり、パルス幅はサイクルタイムで決まるた
め、全く変動しない。
部にあるプルアップ用ｐＭＯＳトランジスタを、クロッ
ク信号ＣＬＫの第１サイクルのハイパルスに同期してオ
ンさせ、基本パルスＰＧのスタートエッジを発生する。
同じくドライバ部にあるプルダウン用ｎＭＯＳトランジ
スタを第２サイクルのハイパルスに同期させてオンさ
せ、基本パルスＰＧのエンドエッジを発生させる。ドラ
イバ部のｐＭＯＳトランジスタ又はｎＭＯＳトランジス
タがオンした後は、出力端子に接続された極めて能力が
小さいインバータによりハイ又はロウ電位が保持するこ
とができる。このような構成のためパルス生成までの時
間が高速であり、パルス幅はサイクルタイムで決まるた
め、全く変動しない。
【００１３】そして、本発明のパルスＰＧの出力までの
回路段数が、従来の３段に比して２段と簡素であり、ド
ライバ部のｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタはインバータ構成であり、ＮＡＮＤ及びＮＯＲに見
られるようなｐＭＯＳ又はｎＭＯＳの直列接続がないの
で、トランジスタ能力が高い。
回路段数が、従来の３段に比して２段と簡素であり、ド
ライバ部のｐＭＯＳトランジスタ及びｎＭＯＳトランジ
スタはインバータ構成であり、ＮＡＮＤ及びＮＯＲに見
られるようなｐＭＯＳ又はｎＭＯＳの直列接続がないの
で、トランジスタ能力が高い。
【００１４】更に、このドライバ部はｐＭＯＳトランジ
スタ又はｎＭＯＳトランジスタのオン動作が単独動作で
あり、同時にオフになるトランジスタとの能力レシオが
存在しないので、出力応答が速い。これらの効果により
高速なパルスが得られる。
スタ又はｎＭＯＳトランジスタのオン動作が単独動作で
あり、同時にオフになるトランジスタとの能力レシオが
存在しないので、出力応答が速い。これらの効果により
高速なパルスが得られる。
【００１５】パルススタートは、クロック信号ＣＬＫの
第１サイクルのハイエッジで決まり、パルスエンドは、
クロック信号ＣＬＫの第２サイクルのロウエッジで決ま
るので、パルス幅は外部入力のサイクルタイムに一致す
る。外部ＣＬＫのサイクルタイムは同期式回路に与えら
れる最も安定した信号であり、外部条件によっても変化
しない。本発明はこのパルスに完全に同期しているか
ら、製造ばらつきの影響も受けない。
第１サイクルのハイエッジで決まり、パルスエンドは、
クロック信号ＣＬＫの第２サイクルのロウエッジで決ま
るので、パルス幅は外部入力のサイクルタイムに一致す
る。外部ＣＬＫのサイクルタイムは同期式回路に与えら
れる最も安定した信号であり、外部条件によっても変化
しない。本発明はこのパルスに完全に同期しているか
ら、製造ばらつきの影響も受けない。
【００１６】クロック信号ＣＬＫのハイパルス時間でド
ライバ部のトランジスタのオン時間が決まるが、このオ
ン時間はＰＧの電位変化時間だけあれば良いので、極め
て短くてもよい。例えば、０．５ｎｓ以下でも問題がな
い。クロック信号ＣＬＫのロウパルス期間は、ドライバ
部のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの
双方がオフの時間を示すので、これも出力波形の変化時
間程度あれば問題がない。いずれの場合も、発生させる
パルス幅には関係しないので、ハイ又はロウの最小時間
の影響は極めて少ない。
ライバ部のトランジスタのオン時間が決まるが、このオ
ン時間はＰＧの電位変化時間だけあれば良いので、極め
て短くてもよい。例えば、０．５ｎｓ以下でも問題がな
い。クロック信号ＣＬＫのロウパルス期間は、ドライバ
部のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの
双方がオフの時間を示すので、これも出力波形の変化時
間程度あれば問題がない。いずれの場合も、発生させる
パルス幅には関係しないので、ハイ又はロウの最小時間
の影響は極めて少ない。
【００１７】
【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は本発明
の実施例に係るパルス発生回路を示す回路図、図２はそ
の動作タイミングチャート図である。
添付の図面を参照して具体的に説明する。図１は本発明
の実施例に係るパルス発生回路を示す回路図、図２はそ
の動作タイミングチャート図である。
【００１８】動作開始信号ＡＣ及びクロック信号ＣＬＫ
がラッチ回路１に入力され、信号ＡＣのハイ（バースト
開始信号）で立ち上がり、クロック信号ＣＬＫの立ち下
がりで立ち下がる信号Ｃを出力する。これにより、ＡＣ
のハイ（バースト開始信号）をラッチ回路１を通してＣ
ＬＫロウエッジまで広げた信号Ｃが発生する。
がラッチ回路１に入力され、信号ＡＣのハイ（バースト
開始信号）で立ち上がり、クロック信号ＣＬＫの立ち下
がりで立ち下がる信号Ｃを出力する。これにより、ＡＣ
のハイ（バースト開始信号）をラッチ回路１を通してＣ
ＬＫロウエッジまで広げた信号Ｃが発生する。
【００１９】このラッチ回路１の出力Ｃは、ｎ型ＭＯＳ
トランジスタｎＭ２及びｐ型ＭＯＳトランジスタｐＭ２
のゲートに入力される。クロック信号ＣＬＫはラッチ回
路１の他に、ＮＡＮＤ回路２とトランジスタｐＭ２に入
力される。ＮＡＮＤ回路２の他方の入力端にはラッチ回
路１の出力Ｃが入力される。トランジスタｐＭ２の出力
端はトランジスタｎＭ２に入力され、更にプルダウンｎ
ＭＯＳトランジスタｎＭ１のゲートに入力される。ま
た、トランジスタｎＭ２の他端は接地されている。プル
ダウンｎＭＯＳトランジスタｎＭ１はプルアップｐＭＯ
ＳトランジスタｐＭ１と直列に電源と接地との間に接続
されている。ＮＡＮＤ回路２の出力ＰはプルアップｐＭ
ＯＳトランジスタｐＭ１のゲートに入力されている。ト
ランジスタｐＭ１とトランジスタｎＭ１との間の接続ノ
ードからパルス発生回路の出力信号ＰＧが出力される。
このパルス発生回路の出力部には、低能力トランジスタ
からなる２段のインバータ３が接続されている。
トランジスタｎＭ２及びｐ型ＭＯＳトランジスタｐＭ２
のゲートに入力される。クロック信号ＣＬＫはラッチ回
路１の他に、ＮＡＮＤ回路２とトランジスタｐＭ２に入
力される。ＮＡＮＤ回路２の他方の入力端にはラッチ回
路１の出力Ｃが入力される。トランジスタｐＭ２の出力
端はトランジスタｎＭ２に入力され、更にプルダウンｎ
ＭＯＳトランジスタｎＭ１のゲートに入力される。ま
た、トランジスタｎＭ２の他端は接地されている。プル
ダウンｎＭＯＳトランジスタｎＭ１はプルアップｐＭＯ
ＳトランジスタｐＭ１と直列に電源と接地との間に接続
されている。ＮＡＮＤ回路２の出力ＰはプルアップｐＭ
ＯＳトランジスタｐＭ１のゲートに入力されている。ト
ランジスタｐＭ１とトランジスタｎＭ１との間の接続ノ
ードからパルス発生回路の出力信号ＰＧが出力される。
このパルス発生回路の出力部には、低能力トランジスタ
からなる２段のインバータ３が接続されている。
【００２０】このように構成されたパルス発生回路にお
いては、ＡＣがハイ（バースト開始信号等）のときに、
ラッチ回路１はＡＣのハイで立ち上がり、クロック信号
ＣＬＫが立ち下がるまでハイの状態を保持した信号Ｃを
出力する。そして、信号Ｃがハイのときに、ＮＡＮＤ回
路２はクロック信号ＣＬＫがハイの期間だけロウになる
信号Ｐを出力する。このＮＡＮＤ回路２の出力信号Ｐ
は、プルアップｐＭＯＳトランジスタｐＭ１のゲートに
入力され、クロック信号ＣＬＫがハイの期間だけ、トラ
ンジスタｐＭ１をオンさせる。この場合に、信号Ｃがハ
イの場合は、トランジスタｐＭ２はオフ、トランジスタ
ｎＭ２はオンであり、従ってプルダウントランジスタｎ
Ｍ１のゲートには接地電位が与えられるため、このトラ
ンジスタｎＭ１はオフとなる。
いては、ＡＣがハイ（バースト開始信号等）のときに、
ラッチ回路１はＡＣのハイで立ち上がり、クロック信号
ＣＬＫが立ち下がるまでハイの状態を保持した信号Ｃを
出力する。そして、信号Ｃがハイのときに、ＮＡＮＤ回
路２はクロック信号ＣＬＫがハイの期間だけロウになる
信号Ｐを出力する。このＮＡＮＤ回路２の出力信号Ｐ
は、プルアップｐＭＯＳトランジスタｐＭ１のゲートに
入力され、クロック信号ＣＬＫがハイの期間だけ、トラ
ンジスタｐＭ１をオンさせる。この場合に、信号Ｃがハ
イの場合は、トランジスタｐＭ２はオフ、トランジスタ
ｎＭ２はオンであり、従ってプルダウントランジスタｎ
Ｍ１のゲートには接地電位が与えられるため、このトラ
ンジスタｎＭ１はオフとなる。
【００２１】信号Ｃがロウのときは、トランスファゲー
トを構成するトランジスタｐＭ２がオンになり、クロッ
ク信号ＣＬＫはトランジスタｐＭ２を通り、トランジス
タｐＭ２の出力信号Ｎとして、プルダウンｎＭＯＳトラ
ンジスタｎＭ１のゲートに入力される。そして、クロッ
ク信号ＣＬＫがハイの期間だけ、このトランジスタｎＭ
１をオンさせる。また、信号Ｃがロウのときは、ＮＡＮ
Ｄ回路２の出力Ｐは常にハイであるので、トランジスタ
ｐＭ１は常にオフである。
トを構成するトランジスタｐＭ２がオンになり、クロッ
ク信号ＣＬＫはトランジスタｐＭ２を通り、トランジス
タｐＭ２の出力信号Ｎとして、プルダウンｎＭＯＳトラ
ンジスタｎＭ１のゲートに入力される。そして、クロッ
ク信号ＣＬＫがハイの期間だけ、このトランジスタｎＭ
１をオンさせる。また、信号Ｃがロウのときは、ＮＡＮ
Ｄ回路２の出力Ｐは常にハイであるので、トランジスタ
ｐＭ１は常にオフである。
【００２２】このように、ＮＡＮＤ回路２の論理とトラ
ンジスタｎＭ２により、本実施例においては、トランジ
スタｐＭ１とトランジスタｎＭ１とが同時にオンするこ
とはない。クロック信号ＣＬＫがロウの期間は、トラン
ジスタｐＭ１とトランジスタｎＭ１は共にオフになる
が、パルス出力ＰＧの電位はホールド用の低能力トラン
ジスタからなる２段のインバータ３により固定され、フ
ローティングが防止されている。トランジスタｐＭ１又
はトランジスタｎＭ１がオフからオンに変化する時点
は、もう一方のトランジスタｎＭ１又はトランジスタｐ
Ｍ１は常にオフであるので、ホールド用低能力トランジ
スタからなるインバータ３との間で論理回路のしきい値
レシオは決まる。更に、この部分にｐ型又はｎ型のＭＯ
Ｓトランジスタの直列接続が存在しない。これらの効果
により、高速でＰＧ信号を出力することが可能となる。
ンジスタｎＭ２により、本実施例においては、トランジ
スタｐＭ１とトランジスタｎＭ１とが同時にオンするこ
とはない。クロック信号ＣＬＫがロウの期間は、トラン
ジスタｐＭ１とトランジスタｎＭ１は共にオフになる
が、パルス出力ＰＧの電位はホールド用の低能力トラン
ジスタからなる２段のインバータ３により固定され、フ
ローティングが防止されている。トランジスタｐＭ１又
はトランジスタｎＭ１がオフからオンに変化する時点
は、もう一方のトランジスタｎＭ１又はトランジスタｐ
Ｍ１は常にオフであるので、ホールド用低能力トランジ
スタからなるインバータ３との間で論理回路のしきい値
レシオは決まる。更に、この部分にｐ型又はｎ型のＭＯ
Ｓトランジスタの直列接続が存在しない。これらの効果
により、高速でＰＧ信号を出力することが可能となる。
【００２３】なお、図１において、プルダウントランジ
スタｎＭ１のゲートに入力される信号Ｎのロウ電位が十
分に低くない場合には、信号Ｃの反転信号をゲート入力
とした新たなｎＭＯＳトランジスタをトランジスタｐＭ
２に並列に接続することが必要である。
スタｎＭ１のゲートに入力される信号Ｎのロウ電位が十
分に低くない場合には、信号Ｃの反転信号をゲート入力
とした新たなｎＭＯＳトランジスタをトランジスタｐＭ
２に並列に接続することが必要である。
【００２４】図３は、上記実施例のパルス発生回路の２
サイクルを用いて動作する同期式メモリの基本動作を示
すタイミングチャート図である。これはレイテンシ２で
の読み出し動作の例であり、第１サイクルのクロック信
号ＣＬＫのハイエッジで、動作開始信号ＡＣが与えら
れ、読み出し動作がスタートする。その後、内部回路を
動作させる基本パルスＰＧが生成され、そのパルスに従
って内部メモリ回路は読み出し動作を実施する。そのデ
ータは、第３サイクルのクロック信号ＣＬＫのハイエッ
ジにより、出力用のレジスタに取り込まれると同時にＤ
ａｔａとして出力される。このように、動作上第２サイ
クルは使用されないので、２サイクルを用いて内部メモ
リを読み出せばよいことになる。
サイクルを用いて動作する同期式メモリの基本動作を示
すタイミングチャート図である。これはレイテンシ２で
の読み出し動作の例であり、第１サイクルのクロック信
号ＣＬＫのハイエッジで、動作開始信号ＡＣが与えら
れ、読み出し動作がスタートする。その後、内部回路を
動作させる基本パルスＰＧが生成され、そのパルスに従
って内部メモリ回路は読み出し動作を実施する。そのデ
ータは、第３サイクルのクロック信号ＣＬＫのハイエッ
ジにより、出力用のレジスタに取り込まれると同時にＤ
ａｔａとして出力される。このように、動作上第２サイ
クルは使用されないので、２サイクルを用いて内部メモ
リを読み出せばよいことになる。
【００２５】次に、本発明の第２実施例について、図４
の回路図及び図５のタイミングチャート図を参照して説
明する。本実施例においては、発生するパルスＰＧは、
図５に示すようにロウパルスとなる。動作開始信号であ
る信号ＡＣがハイ入力のとき、内部論理Ｃはラッチ回路
１の出力として生成されるが、本実施例では第１の実施
例とは逆の論理、即ち、動作開始時に信号Ｃがロウ、そ
れ以外は信号Ｃがハイになるようにしている。このため
に、本実施例においては、ラッチ回路１の前段にインバ
ータ４を挿入した。このように、動作開始信号ＡＣをイ
ンバータ４により反転した後、ラッチ回路１に入力さ
せ、ラッチ回路１から出力される信号Ｃの論理を反転さ
せるだけで、ハイパルスをロウ側パルスにできる。これ
は、クロック信号ＣＬＫのハイ時間のみでパルスＰＧを
駆動するｐＭＯＳトランジスタ又はｎＭＯＳトランジス
タのみをオンさせる回路的特徴のためである。つまり、
このどちらのＭＯＳトランジスタをオンさせるかはＣの
論理のみで決まるため、これを逆転すれば容易に生成パ
ルスの論理も反転できる。また、Ｃを反転させる手段と
しては、ラッチ回路１の出力段の直後にインバータを挿
入する方法もある。
の回路図及び図５のタイミングチャート図を参照して説
明する。本実施例においては、発生するパルスＰＧは、
図５に示すようにロウパルスとなる。動作開始信号であ
る信号ＡＣがハイ入力のとき、内部論理Ｃはラッチ回路
１の出力として生成されるが、本実施例では第１の実施
例とは逆の論理、即ち、動作開始時に信号Ｃがロウ、そ
れ以外は信号Ｃがハイになるようにしている。このため
に、本実施例においては、ラッチ回路１の前段にインバ
ータ４を挿入した。このように、動作開始信号ＡＣをイ
ンバータ４により反転した後、ラッチ回路１に入力さ
せ、ラッチ回路１から出力される信号Ｃの論理を反転さ
せるだけで、ハイパルスをロウ側パルスにできる。これ
は、クロック信号ＣＬＫのハイ時間のみでパルスＰＧを
駆動するｐＭＯＳトランジスタ又はｎＭＯＳトランジス
タのみをオンさせる回路的特徴のためである。つまり、
このどちらのＭＯＳトランジスタをオンさせるかはＣの
論理のみで決まるため、これを逆転すれば容易に生成パ
ルスの論理も反転できる。また、Ｃを反転させる手段と
しては、ラッチ回路１の出力段の直後にインバータを挿
入する方法もある。
【００２６】本実施例の場合、発生パルスのスタート時
間であるＣＬＫからＰＧまでの遅延時間は図２と合わせ
て見ればわかるが、トランスファゲートとｎＭＯＳによ
るドライババッファ１段のみとなる。トランスファの遅
延時間は小さいので、実質的に論理ゲート１段でのパル
ススタートとなり、より高速な動作が可能となる。
間であるＣＬＫからＰＧまでの遅延時間は図２と合わせ
て見ればわかるが、トランスファゲートとｎＭＯＳによ
るドライババッファ１段のみとなる。トランスファの遅
延時間は小さいので、実質的に論理ゲート１段でのパル
ススタートとなり、より高速な動作が可能となる。
【００２７】図６は本発明の第３実施例を示す回路図で
ある。本実施例においては、入力されるクロック信号Ｃ
ＬＫのロウエッジにより動作開始信号ＡＣの取り込みな
どの基本動作が定義される。従って、プルアップ駆動用
トランジスタｐＭ１を駆動する信号Ｐは、トランスファ
ゲートトランジスタｎＭ３を通して供給され、クロック
信号ＣＬＫのロウ時間だけ、トランジスタｐＭ１をオン
させる。プルダウン駆動用トランジスタｎＭ１を駆動す
る信号Ｎは、クロック信号ＣＬＫと内部論理信号Ｃを入
力としたＮＯＲゲート５を通して供給され、クロック信
号ＣＬＫのロウの期間だけ、トランジスタｎＭ１をオン
させる。従って、本実施例は第１の実施例の回路形式を
反転した構成となる。
ある。本実施例においては、入力されるクロック信号Ｃ
ＬＫのロウエッジにより動作開始信号ＡＣの取り込みな
どの基本動作が定義される。従って、プルアップ駆動用
トランジスタｐＭ１を駆動する信号Ｐは、トランスファ
ゲートトランジスタｎＭ３を通して供給され、クロック
信号ＣＬＫのロウ時間だけ、トランジスタｐＭ１をオン
させる。プルダウン駆動用トランジスタｎＭ１を駆動す
る信号Ｎは、クロック信号ＣＬＫと内部論理信号Ｃを入
力としたＮＯＲゲート５を通して供給され、クロック信
号ＣＬＫのロウの期間だけ、トランジスタｎＭ１をオン
させる。従って、本実施例は第１の実施例の回路形式を
反転した構成となる。
【００２８】図７は本発明の第４実施例を示す回路図で
ある。本実施例は、発生するパルスの終了を内部に用意
した遅延回路６の遅延時間で設定する回路形式の場合の
例である。上述の各実施例では第２サイクルのＣＬＫエ
ッジに同期してパルスを終了させていたが、内部のメモ
リ回路で使用するためには、デバイス能力の変動に比例
して変化する場合が望ましい場合もある。本実施例はそ
のような場合に好適の実施例である。なお、図７におい
て、第１の実施例として示したブロックは、図１の回路
図のうちのラッチ回路１を抜き取った部分に相当し、こ
の図１のラッチ回路１の代わりに、図７においてはラッ
チ回路９が挿入されている。
ある。本実施例は、発生するパルスの終了を内部に用意
した遅延回路６の遅延時間で設定する回路形式の場合の
例である。上述の各実施例では第２サイクルのＣＬＫエ
ッジに同期してパルスを終了させていたが、内部のメモ
リ回路で使用するためには、デバイス能力の変動に比例
して変化する場合が望ましい場合もある。本実施例はそ
のような場合に好適の実施例である。なお、図７におい
て、第１の実施例として示したブロックは、図１の回路
図のうちのラッチ回路１を抜き取った部分に相当し、こ
の図１のラッチ回路１の代わりに、図７においてはラッ
チ回路９が挿入されている。
【００２９】出力パルスＰＧを入力とした遅延回路６の
出力Ｅと、この反転信号を別の遅延回路７で遅らせた信
号を入力とするＮＡＮＤ論理回路８の出力Ｆを、ＰＧに
接続したｎＭＯＳトランジスタｎＭ４のゲートに入力さ
せる。同時に、信号Ｆは、動作開始信号ＡＣをラッチす
るラッチ回路９中のフリップフロップのＮＡＮＤ回路１
０の一方の入力端に入力される。ＰＧがパルス発生を開
始し、ハイになると、遅延回路６から遅延した信号Ｅが
出力されるまでのその遅延時間だけ遅れて、短いハイパ
ルス信号Ｆが発生する。トランジスタｎＭ４はこれを入
力として短時間オンすることにより、ＰＧをロウに下げ
て、ＰＧの出力パルスを終了させる。
出力Ｅと、この反転信号を別の遅延回路７で遅らせた信
号を入力とするＮＡＮＤ論理回路８の出力Ｆを、ＰＧに
接続したｎＭＯＳトランジスタｎＭ４のゲートに入力さ
せる。同時に、信号Ｆは、動作開始信号ＡＣをラッチす
るラッチ回路９中のフリップフロップのＮＡＮＤ回路１
０の一方の入力端に入力される。ＰＧがパルス発生を開
始し、ハイになると、遅延回路６から遅延した信号Ｅが
出力されるまでのその遅延時間だけ遅れて、短いハイパ
ルス信号Ｆが発生する。トランジスタｎＭ４はこれを入
力として短時間オンすることにより、ＰＧをロウに下げ
て、ＰＧの出力パルスを終了させる。
【００３０】パルス幅は、ＰＧからＥまでの遅延回路６
の遅延時間にて決まる。ここで、トランジスタｎＭ４が
オンする期間中に、まだＰＧをハイにするトランジスタ
ｐＭ１がオンしていると、つまり、クロック信号ＣＬＫ
がハイの時間帯であると、電位が不確定で貫通電流が流
れてしまう。これを防ぐために、ラッチ回路９中のＮＡ
ＮＤ回路１０に入力される信号Ｆが短時間ハイ電位にな
るようにしてある。これにより、信号Ｃがロウとなり、
トランジスタｐＭ１を強制的にオフにする。
の遅延時間にて決まる。ここで、トランジスタｎＭ４が
オンする期間中に、まだＰＧをハイにするトランジスタ
ｐＭ１がオンしていると、つまり、クロック信号ＣＬＫ
がハイの時間帯であると、電位が不確定で貫通電流が流
れてしまう。これを防ぐために、ラッチ回路９中のＮＡ
ＮＤ回路１０に入力される信号Ｆが短時間ハイ電位にな
るようにしてある。これにより、信号Ｃがロウとなり、
トランジスタｐＭ１を強制的にオフにする。
【００３１】本実施例の回路では、パルス終了以外の回
路動作、つまりパルススタートまでの回路パスと、クロ
ック信号ＣＬＫのハイ又はロウパルス幅の最小値マージ
ンに対する優れた特性は維持される。それは、基本的な
パルス発生方式に第１の実施例と変わりはなく、パルス
終了用の追加信号を発生させてフィードバックしている
だけであるからである。
路動作、つまりパルススタートまでの回路パスと、クロ
ック信号ＣＬＫのハイ又はロウパルス幅の最小値マージ
ンに対する優れた特性は維持される。それは、基本的な
パルス発生方式に第１の実施例と変わりはなく、パルス
終了用の追加信号を発生させてフィードバックしている
だけであるからである。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
パルス発生のドライバ部にあるプルアップ用トランジス
タを、クロック信号ＣＬＫの第１サイクルのハイパルス
に同期してオンさせ、基本パルスＰＧのスタートエッジ
を発生すると共に、同じくドライバ部にあるプルダウン
用ｎＭＯＳトランジスタを第２サイクルのハイパルスに
同期させてオンさせ、基本パルスＰＧのエンドエッジを
発生させるるので、プルアップ用トランジスタ及びプル
ダウン用のトランジスタが同時にオンすることはなく、
また、パルス生成までの時間が高速であり、パルス幅は
サイクルタイムで決まるため、全く変動しない。これに
より、クロック信号ＣＬＫの入力からパルス発生までの
時間が、例えば、従来の約１／２程度に高速化されると
共に、温度、電源電圧及び製造ばらつきなどによるパル
ス幅の変動がほとんどなく、クロック信号ＣＬＫのハイ
パルス期間又はロウパルス期間が小さい場合でも、影響
が少ない。
パルス発生のドライバ部にあるプルアップ用トランジス
タを、クロック信号ＣＬＫの第１サイクルのハイパルス
に同期してオンさせ、基本パルスＰＧのスタートエッジ
を発生すると共に、同じくドライバ部にあるプルダウン
用ｎＭＯＳトランジスタを第２サイクルのハイパルスに
同期させてオンさせ、基本パルスＰＧのエンドエッジを
発生させるるので、プルアップ用トランジスタ及びプル
ダウン用のトランジスタが同時にオンすることはなく、
また、パルス生成までの時間が高速であり、パルス幅は
サイクルタイムで決まるため、全く変動しない。これに
より、クロック信号ＣＬＫの入力からパルス発生までの
時間が、例えば、従来の約１／２程度に高速化されると
共に、温度、電源電圧及び製造ばらつきなどによるパル
ス幅の変動がほとんどなく、クロック信号ＣＬＫのハイ
パルス期間又はロウパルス期間が小さい場合でも、影響
が少ない。
【図１】本発明の第１実施例に係るパルス発生回路を示
す回路図である。
す回路図である。
【図２】同じくそのタイミングチャート図である。
【図３】上記実施例のパルス発生回路の２サイクルを用
いて動作する同期式メモリの基本動作を示すタイミング
チャート図である。
いて動作する同期式メモリの基本動作を示すタイミング
チャート図である。
【図４】本発明の第２実施例に係るパルス発生回路を示
す回路図である。
す回路図である。
【図５】同じくそのタイミングチャート図である。
【図６】本発明の第３実施例を示す回路図である。
【図７】本発明の第４実施例を示す回路図である。
【図８】
従来のパルス発生回路を示す回路図である。
【図９】
同じくそのタイミングチャート図である。
１、９：ラッチ回路 ２、８，１０：ＮＡＮＤ回路 ３、４：インバータ ５：ＮＯＲゲート ６，７：遅延回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 G06F 1/06 H03K 5/04 G11C 11/4076
Claims (10)
- 【請求項１】 電源端子に接続されたプルアップ用のト
ランジスタと、前記プルアップ用のトランジスタと接地
との間に直列に接続されたプルダウン用のトランジスタ
と、クロック信号ＣＬＫの第１サイクルのハイエッジに
合わせて前記プルアップ用のトランジスタをオンにしロ
ウエッジに合わせてオフにする手段と、前記クロック信
号ＣＬＫの第２サイクルのハイエッジに合わせて前記プ
ルダウン用トランジスタをオンにする手段と、を有する
ことを特徴とするパルス発生回路。 - 【請求項２】 電源端子に接続されたプルアップ用のト
ランジスタと、前記プルアップ用のトランジスタと接地
との間に直列に接続されたプルダウン用のトランジスタ
と、クロック信号ＣＬＫの第１サイクルのハイ期間に合
わせて前記プルアップ用のトランジスタをオンにしロウ
期間に合わせてオフにする手段と、前記クロック信号Ｃ
ＬＫの第２サイクルのハイ期間に合わせて前記プルダウ
ン用トランジスタをオンにする手段と、を有することを
特徴とするパルス発生回路。 - 【請求項３】 電源端子に接続されたプルアップ用のト
ランジスタと、前記プルアップ用のトランジスタと接地
との間に直列に接続されたプルダウン用のトランジスタ
と、クロック信号ＣＬＫの第１サイクルのハイエッジに
合わせて前記プルダウン用のトランジスタをオンにしロ
ウエッジに合わせてオフにする手段と、前記クロック信
号ＣＬＫの第２サイクルのハイエッジに合わせて前記プ
ルアップ用トランジスタをオンにする手段と、を有する
ことを特徴とするパルス発生回路。 - 【請求項４】 電源端子に接続されたプルアップ用のト
ランジスタと、前記プルアップ用のトランジスタと接地
との間に直列に接続されたプルダウン用のトランジスタ
と、クロック信号ＣＬＫの第１サイクルのハイ期間に合
わせて前記プルダウン用のトランジスタをオンにしロウ
期間に合わせてオフにする手段と、前記クロック信号Ｃ
ＬＫの第２サイクルのハイ期間に合わせて前記プルアッ
プ用トランジスタをオンにする手段と、を有することを
特徴とするパルス発生回路。 - 【請求項５】 前記プルアップ用トランジスタと前記プ
ルダウン用トランジスタとの接続点に接続されたホール
ド用のインバータ回路を有し、前記プルアップ用トラン
ジスタ及びプルダウン用トランジスタが共にオフの状態
で、前記インバータ回路により、出力を保持することを
特徴とする請求項１乃至４のいずれか１項に記載のパル
ス発生回路。 - 【請求項６】 前記プルアップ用トランジスタはｐＭＯ
Ｓトランジスタであり、前記プルダウン用のトランジス
タはｎＭＯＳトランジスタであることを特徴とする請求
項１乃至５のいずれか１項に記載のパルス発生回路。 - 【請求項７】 前記プルアップ用トランジスタ及び前記
プルダウン用トランジスタをオン又はオフさせるゲート
信号は、前記クロック信号ＣＬＫと、動作開始信号を入
力とし前記クロック信号で制御されるラッチ回路の出力
信号と、を論理回路に入力して生成することを特徴とす
る請求項１乃至６のいずれか１項に記載のパルス発生回
路。 - 【請求項８】 前記論理回路は、前記プルアップ用トラ
ンジスタ及び前記プルダウン用トランジスタの少なくと
も一方のゲート入力信号を生成する論理回路は、トラン
スファ回路であることを特徴とする請求項７に記載のパ
ルス発生回路。 - 【請求項９】 前記プルアップ用トランジスタ及びプル
ダウン用トランジスタの接続点から出力されたパルスを
遅延させる遅延回路と、この遅延回路により遅延された
信号によりリセット信号を出力する手段と、このリセッ
ト信号により前記接続点から出力されたパルスを終了さ
せるフィードバックパスとを有することを特徴とする請
求項１乃至８のいずれか１項に記載のパルス発生回路。 - 【請求項１０】 同期式半導体メモリ装置の内部メモリ
回路のリード又はライトの基本動作を実行させるための
パルスを出力することを特徴とする請求項１乃至９のい
ずれか１項に記載のパルス発生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063774A JP3094984B2 (ja) | 1998-03-13 | 1998-03-13 | パルス発生回路 |
| TW088103919A TW404094B (en) | 1998-03-13 | 1999-03-12 | Pulse generation circuit |
| KR1019990008492A KR100301546B1 (ko) | 1998-03-13 | 1999-03-13 | 펄스발생회로 |
| CNB991029860A CN1147997C (zh) | 1998-03-13 | 1999-03-15 | 脉冲发生电路 |
| US09/267,295 US6198327B1 (en) | 1998-03-13 | 1999-03-15 | Pulse generator with improved high speed performance for generating a constant pulse width |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063774A JP3094984B2 (ja) | 1998-03-13 | 1998-03-13 | パルス発生回路 |
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| Publication Number | Publication Date |
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| JP3094984B2 true JP3094984B2 (ja) | 2000-10-03 |
Family
ID=13239066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10063774A Expired - Fee Related JP3094984B2 (ja) | 1998-03-13 | 1998-03-13 | パルス発生回路 |
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| JP (1) | JP3094984B2 (ja) |
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| US7339955B2 (en) * | 2000-09-25 | 2008-03-04 | Pulse-Link, Inc. | TDMA communication method and apparatus using cyclic spreading codes |
| US7031371B1 (en) * | 2000-09-25 | 2006-04-18 | Lakkis Ismail A | CDMA/TDMA communication method and apparatus for wireless communication using cyclic spreading codes |
| US7349439B2 (en) * | 2001-12-06 | 2008-03-25 | Pulse-Link, Inc. | Ultra-wideband communication systems and methods |
| US20050201473A1 (en) * | 2001-12-06 | 2005-09-15 | Ismail Lakkis | Systems and methods for receiving data in a wireless communication network |
| US8045935B2 (en) | 2001-12-06 | 2011-10-25 | Pulse-Link, Inc. | High data rate transmitter and receiver |
| US7352806B2 (en) * | 2001-12-06 | 2008-04-01 | Tensorcom, Inc. | Systems and methods for transmitting data in a wireless communication network |
| US7403576B2 (en) | 2001-12-06 | 2008-07-22 | Pulse-Link, Inc. | Systems and methods for receiving data in a wireless communication network |
| US7257156B2 (en) * | 2001-12-06 | 2007-08-14 | Pulse˜Link, Inc. | Systems and methods for equalization of received signals in a wireless communication network |
| US7391815B2 (en) * | 2001-12-06 | 2008-06-24 | Pulse-Link, Inc. | Systems and methods to recover bandwidth in a communication system |
| US7289494B2 (en) * | 2001-12-06 | 2007-10-30 | Pulse-Link, Inc. | Systems and methods for wireless communication over a wide bandwidth channel using a plurality of sub-channels |
| US20050053121A1 (en) * | 2001-12-06 | 2005-03-10 | Ismail Lakkis | Ultra-wideband communication apparatus and methods |
| US20050152483A1 (en) * | 2001-12-06 | 2005-07-14 | Ismail Lakkis | Systems and methods for implementing path diversity in a wireless communication network |
| US7450637B2 (en) * | 2001-12-06 | 2008-11-11 | Pulse-Link, Inc. | Ultra-wideband communication apparatus and methods |
| US7483483B2 (en) * | 2001-12-06 | 2009-01-27 | Pulse-Link, Inc. | Ultra-wideband communication apparatus and methods |
| US7406647B2 (en) | 2001-12-06 | 2008-07-29 | Pulse-Link, Inc. | Systems and methods for forward error correction in a wireless communication network |
| US7317756B2 (en) * | 2001-12-06 | 2008-01-08 | Pulse-Link, Inc. | Ultra-wideband communication apparatus and methods |
| KR100608362B1 (ko) * | 2004-04-22 | 2006-08-08 | 주식회사 하이닉스반도체 | 펄스 발생기 |
| US7366966B2 (en) * | 2005-10-11 | 2008-04-29 | Micron Technology, Inc. | System and method for varying test signal durations and assert times for testing memory devices |
| KR100712538B1 (ko) * | 2005-10-28 | 2007-04-30 | 삼성전자주식회사 | 래치를 기반으로 하는 펄스 발생기 및 이를 구비하는제어신호 발생회로 |
| US7771115B2 (en) * | 2007-08-16 | 2010-08-10 | Micron Technology, Inc. | Temperature sensor circuit, device, system, and method |
| CN104485930B (zh) * | 2014-12-23 | 2017-06-16 | 苏州宽温电子科技有限公司 | 一种高效时钟输入控制电路 |
| CN108766345B (zh) * | 2018-05-22 | 2020-05-26 | 京东方科技集团股份有限公司 | 脉冲信号处理电路、显示面板和显示装置 |
| US10209735B1 (en) * | 2018-05-24 | 2019-02-19 | Realtek Semiconductor Corp. | High-speed quadrature clock generator and method thereof |
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| JPS61294682A (ja) | 1985-06-21 | 1986-12-25 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01238310A (ja) | 1988-03-18 | 1989-09-22 | Sony Corp | クロックドライバ回路 |
| JPH07120225B2 (ja) | 1988-04-15 | 1995-12-20 | 富士通株式会社 | 半導体回路装置 |
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| US5444407A (en) * | 1992-12-28 | 1995-08-22 | Advanced Micro Devices, Inc. | Microprocessor with distributed clock generators |
| US5726596A (en) * | 1996-03-01 | 1998-03-10 | Hewlett-Packard Company | High-performance, low-skew clocking scheme for single-phase, high-frequency global VLSI processor |
| JPH09259586A (ja) | 1996-03-25 | 1997-10-03 | Matsushita Electric Ind Co Ltd | メモリ回路装置 |
| JPH10242396A (ja) * | 1997-03-03 | 1998-09-11 | Mitsubishi Electric Corp | クロックドライバ回路及び半導体集積回路装置 |
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