JP3868126B2 - 集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部クロック信号に同期した内部クロック信号を生成するＤＬＬ回路を有する集積回路装置に関し、特に、ＤＬＬ回路がオーバーフローした状態でパワーダウンモードに移行する際に、オーバーフローしていない場合と同様のタイミングで、内部クロック信号を内部回路に供給する集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の一種にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）がある。ＳＤＲＡＭは、システム側から与えられるコマンド、データ、アドレス等の入出力信号を、システム側から与えられる外部クロック信号に同期して内部回路に供給または出力するものであり高速動作が可能である。
【０００３】
この場合、外部クロック信号の動作周波数が２００ＭＨｚ以上の高速動作領域になると、外部クロック信号と入出力信号の同期をとることが最重要課題となり、ディレー・ロックド・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下単にＤＬＬ）回路が必要となる。ＤＬＬ回路は可変遅延回路を備え、可変遅延回路の遅延時間を外部クロック信号に合わせて最適値に設定することにより、内部クロック信号の位相を外部クロック信号と所定の関係にする。例えば、ＤＬＬ回路は、内部クロック信号を外部クロック信号から３６０度遅れた位相に調整する。
【０００４】
可変遅延回路は一定の遅延素子を直列に接続した構造になっており、遅延量調節可能な範囲が決まっている。従って、外部クロック信号の周波数が低すぎるとその周期が長くなり、遅延量が可変遅延回路の調節範囲を越えオーバーフローしてしまう。なお、オーバーフローとは、可変遅延回路の遅延段数を使い切り、ＤＬＬ回路の遅延時間が最大に達して、外部クロック信号と内部クロック信号との位相同期がとれなくなる状態をいう。
【０００５】
但し、外部クロック信号の周波数が低い場合は、外部クロック信号と入出力信号のタイミングにも余裕が確保できるため、ＤＬＬ回路によるクロックの位相調整は必要ない。このため、ＤＬＬ回路がオーバーフローしない状態ではＤＬＬ回路で調整した内部クロック信号を内部回路に供給し、ＤＬＬ回路がオーバーフローした場合に入力バッファで取り込んだ外部クロック信号を、そのまま内部回路に供給するようにしている。
【０００６】
一方、クロック信号の高速化はＳＤＲＡＭの書き込みや読み出し等の頻度を増加させ、ＳＤＲＡＭの消費電力の増大を招いている。そこで、アクセスが行われない場合にＳＤＲＡＭの内部動作を停止させるパワーダウンモードを設け、パワーダウンモード時は、外部クロック信号を取り込む入力バッファを停止させ、不要な内部動作を停止させている。
【０００７】
図１０は、従来の集積回路装置の入力部分の構成図である。集積回路装置は、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、コマンドラッチ回路１２１等の入力回路に内部クロック信号Ｉ−ＣＬＫを出力する。
【０００８】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０を通過してクロック信号ＣＬＫ１となり、ＣＫＥコマンドラッチ回路１１３とインバータ１１９とＮＡＮＤ回路１１６とに供給される。一方、クロックイネーブル信号ＣＫＥは、入力バッファ１１１を通過してクロックイネーブル信号ＣＫＥ０となり、ＣＫＥコマンドラッチ回路１１３とスイッチＳ０とに供給される。
【０００９】
ＣＫＥコマンドラッチ回路１１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成する。スイッチＳ０は、クロック信号ＣＬＫ１がインバータ１１９を介して入力されるため、クロック信号ＣＬＫ１がＬレベルのときオンとなる。ラッチ回路１１８は、スイッチＳ０がオンの時にクロックイネーブル信号ＣＫＥ０をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１１６に出力する。
【００１０】
ＮＡＮＤ回路１１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、内部クロック制御信号ＩＣＣＳがＬレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１１６の出力信号は、インバータ１１７で反転されてクロック信号ＣＬＫ２となり、ＤＬＬ回路１２０に供給される。
【００１１】
ＤＬＬ回路１２０は、内部に入力信号の遅延時間を可変する可変遅延回路を有し、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。また、ＤＬＬ回路１２０は、外部クロック信号Ｅ−ＣＬＫの周波数が低く、可変遅延回路で調節可能な範囲を越えると、オーバーフロー信号ＯＶＦＬを出力する。
【００１２】
クロック信号ＣＬＫ２はスイッチＳ１のｃ端子に入力され、遅延クロック信号ＤＬＬ−ＣＬＫはスイッチＳ１のｄ端子に入力される。スイッチＳ１は、オーバーフロー信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶＦＬがＨレベルの時ｃ端子に接続され、オーバーフロー信号ＯＶＦＬがＬレベルの時ｄ端子に接続される。即ち、ＤＬＬ回路１２０がオーバーフローとなり、オーバーフロー信号ＯＶＦＬがＨレベルとなると、スイッチＳ１はｄ端子からｃ端子に切り替わり、クロック信号ＣＬＫ２をそのまま内部クロック信号Ｉ−ＣＬＫとして出力する。
【００１３】
内部クロック信号Ｉ−ＣＬＫは、例えばコマンドラッチ回路１２１に供給され、コマンドラッチ回路１２１は、上位システムから供給されるコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫに同期して取り込んで、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダ等に出力する。
【００１４】
一方、クロックイネーブル信号ＣＫＥはスモールバッファ１１２にも入力され、クロックイネーブル信号ＣＫＥ２となってパワーダウン制御回路１１４に供給される。パワーダウン制御回路１１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１１０及び１１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１１２に出力する。
【００１５】
図１１は、従来の集積回路装置のタイムチャートである。タイムチャートにより集積回路装置の内部信号について説明する。外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０の遅延時間だけ遅れてクロック信号ＣＬＫ１となる。通常モードでは、前述のように、ＤＬＬ回路１２０が非オーバーフローの場合は、内部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−ＣＬＫが出力され、ＤＬＬ回路１２０がオーバーフローの場合は、内部クロック信号Ｉ−ＣＬＫとしてクロック信号ＣＬＫ２が出力される。
【００１６】
次に、通常モードからパワーダウンモードに移行するパワーダウンエントリー時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードに移行する。クロックイネーブル信号ＣＫＥがＬレベルになると、入力バッファ１１１の遅延時間後にクロックイネーブル信号ＣＫＥ０がＬレベルになる。クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路１１８でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳのＬレベル信号は、ＮＡＮＤ回路１１６に入力され、クロック信号ＣＬＫ２の出力を停止させる。
【００１７】
この場合、ＤＬＬ回路１２０が非オーバーフローの場合は、スイッチＳ１はｄ端子に接続され、内部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−ＣＬＫが出力される。このため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２の停止から１周期遅れて停止する。一方、ＤＬＬ回路１２０がオーバーフローしている場合は、スイッチＳ１はｃ端子に接続されているため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２と同じタイミングで停止する。
【００１８】
一方、クロックイネーブル信号ＣＫＥ０のＬレベル信号は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでＣＫＥコマンドラッチ回路１１３にラッチされ、クロックイネーブル信号ＣＫＥ１がＬレベルになる。クロックイネーブル信号ＣＫＥ１のＬレベル信号に応答して、パワーダウン制御回路１１４はパワーダウン制御信号ＰＤ１をＬレベルにし、入力バッファ１１０を非活性化し、クロック信号ＣＬＫ１を停止させる。また、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ２をＨレベルとしてスモールバッファ１１２を活性化する。活性化されたスモールバッファ１１２は、クロックイネーブル信号ＣＫＥの変化を監視する。
【００１９】
次にパワーダウンモードから通常モードに復帰するパワーダウンイグジット時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する。クロックイネーブル信号ＣＫＥがＨレベルとなると、パワーダウンモードで活性状態を維持しているスモールバッファ１１２の遅延時間後に、クロックイネーブル信号ＣＫＥ２がＨレベルになる。クロックイネーブル信号ＣＫＥ２がＨレベルになると、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ１をＨレベルにし、入力バッファ１１０及び１１１を活性化させる。
【００２０】
入力バッファ１１０及び１１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥはそれぞれ入力バッファ１１０、１１１を通過し、クロック信号ＣＬＫ１、クロックイネーブル信号ＣＫＥ０となる。クロックイネーブル信号ＣＫＥ０のＨレベル信号は、クロック信号ＣＬＫ１がＬレベルの時にスイッチＳ０を通過してラッチ回路１１８でラッチされ、内部クロック制御信号ＩＣＣＳはＨレベルになる。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１１６に入力され、クロック信号ＣＬＫ２の出力を開始させる。
【００２１】
この場合、ＤＬＬ回路１２０が非オーバーフローの場合は、スイッチＳ１はｄ端子に接続され、内部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−ＣＬＫが出力される。このため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２の出力から１周期遅れて出力される。一方、ＤＬＬ回路１２０がオーバーフローの場合は、スイッチＳ１はｃ端子に接続されているため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２と同じタイミングで出力される。
【００２２】
一方、クロックイネーブル信号ＣＫＥ０のＨレベル信号は、ＣＫＥコマンドラッチ回路１１３によってクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１はＨレベルになる。クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルにし、スモールバッファ１１２を非活性状態に戻す。このためクロックイネーブル信号ＣＫＥ２はＬレベルに戻る。
【００２３】
【発明が解決しようとする課題】
図１１に示すように、パワーダウンエントリー時において、ＤＬＬ回路１２０がオーバーフローしている時は、非オーバーフロー時と比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力が停止する。また、パワーダウンイグジット時において、オーバーフロー時は、非オーバーフロー時と比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力が開始される。このため、集積回路装置の内部回路の動作タイミングが、クロックイネーブル信号ＣＫＥに対して、オーバーフロー時には非オーバーフロー時より１クロック早まってしまう。
【００２４】
一方、ＳＤＲＡＭ等のパワーダウンモードにおいては、内部メモリを自動的にリフレッシュするセルフリフレッシュモードが存在する。この場合、上位システムは、クロックイネーブル信号ＣＫＥをＬレベルにすると共に、セルフリフレッシュコマンドをコマンドラッチ回路１２１に供給する。コマンドラッチ回路１２１は、セルフリフレッシュコマンドを内部クロック信号Ｉ−ＣＬＫに同期して取り込んで、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダに出力する。
【００２５】
この場合、パワーダウンエントリー時にＤＬＬ回路１２０がオーバーフローしている場合は、非オーバーフロー時と比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力が停止してしまう。このため、コマンドラッチ回路１２１は、セルフリフレッシュコマンド（ＣＯＭ−ＩＮ）を取り込むことができない。
【００２６】
そこで、本発明は、ＤＬＬ回路がオーバーフローしている場合であっても、非オーバーフロー時と同様のタイミングで、内部回路に内部クロック信号を供給することができる集積回路装置を提供することを目的とする。
【００２７】
また、本発明は、ＤＬＬ回路がオーバーフローしている場合のパワーダウンエントリー時において、セルフリフレッシュコマンドを取り込むことができる内部クロック信号を、コマンドラッチ回路に供給することができる集積回路装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するために本発明は、ＤＬＬ回路がオーバーフローしている場合の内部クロック信号の出力タイミングを、非オーバーフロー時の内部クロック信号の出力タイミングに合わせる。本発明によれば、集積回路装置の内部回路の動作タイミングは、ＤＬＬ回路のオーバーフロー時にも非オーバーフロー時と同じになる。従って、パワーダウンエントリー時において、ＤＬＬ回路がオーバーフローしている場合でも、非オーバーフロー時と同様に内部クロック信号が出力されるので、コマンドラッチ回路は、セルフリフレッシュコマンドを取り込むことができる。
【００２９】
また、上記の目的は、外部クロック信号から第１のクロック信号を生成するクロック入力バッファと、クロックイネーブル信号を前記第１のクロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、前記クロックイネーブル信号を前記第１のクロック信号の第１とは異なる第２のエッジのタイミングで取り込む第２のラッチ回路と、前記第２のラッチ回路の出力信号に応答して、前記第１のクロック信号を通過又は阻止するゲート回路と、前記ゲート回路の出力信号を遅らせて、前記外部クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、前記ＤＬＬ回路がオーバーフローしていない第１の状態では、前記遅延クロック信号を内部クロック信号として選択し、前記ＤＬＬ回路がオーバーフローしている第２の状態では、前記ゲート回路の出力信号を内部クロック信号として選択して内部回路に供給する第１のスイッチ回路とを有する集積回路装置において、
前記第１の状態では、前記クロックイネーブル信号を選択し、前記第２の状態では、前記第１のラッチ回路の出力信号を選択して前記第２のラッチ回路に供給する第２のスイッチ回路を有することを特徴とする集積回路装置を提供することにより達成される。
【００３０】
本発明によれば、クロックイネーブル信号を第１のクロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、クロックイネーブル信号を第１のクロック信号の第１とは異なる第２のエッジのタイミングで取り込む第２のラッチ回路と、ＤＬＬ回路がオーバーフローしている場合は、第１のラッチ回路の出力信号を選択して第２のラッチ回路に出力する第２のスイッチ回路を有するので、内部クロック信号は、ＤＬＬ回路がオーバーフローしている場合に、第１のクロック信号を第２のラッチ回路でラッチしたタイミングで出力が制御される。
【００３１】
従って、ＤＬＬ回路がオーバーフローしている場合であっても、非オーバーフロー時と同様のタイミングで、内部回路に内部クロック信号を供給することができ、ＤＬＬ回路がオーバーフローしている場合のパワーダウンエントリー時において、コマンドラッチ回路はセルフリフレッシュコマンドを取り込むことができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、かかる実施の形態が本発明の技術的範囲を限定するものではない。
【００３３】
図１は、本発明の実施の形態の集積回路装置の使用状態を示す説明図である。ＣＰＵ１００は、バス１０４及びメモリコントローラ１０１を介して、メモリ１０〜４０にアクセスする。メモリコントローラ１０１は、各メモリ１０〜４０に外部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ１０〜４０を通常モード又はパワーダウンモードに制御するためのクロックイネーブル信号ＣＫＥ１０〜４０を出力する。メモリ１０〜４０は、クロックイネーブル信号ＣＫＥ１０〜４０がＨレベルの時通常モードとなり、クロックイネーブル信号ＣＫＥ１０〜４０がＬレベルの時パワーダウンモードとなる。
【００３４】
メモリ１０〜４０は、例えばＳＤＲＡＭ等の集積回路装置でそれぞれ同様の構成を有する。メモリ１０内の入力回路１０２は、外部クロック信号Ｅ−ＣＬＫを取り込み、クロック信号ＣＬＫ１を内部クロック発生回路１５に出力する。内部クロック発生回路１５は、クロック信号ＣＬＫ２をスイッチＳ１のｃ端子及びＤＬＬ回路２０に出力する。ＤＬＬ回路２０は、外部クロック信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成し、スイッチＳ１のｄ端子に出力する。
【００３５】
スイッチＳ１は、ＤＬＬ回路２０が非オーバーフローの場合はｄ端子に接続され、遅延クロック信号ＤＬＬ−ＣＬＫを内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。一方、スイッチＳ１は、ＤＬＬ回路２０がオーバーフローの場合はｃ端子に接続され、クロック信号ＣＬＫ２を内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。コマンドラッチ回路２１は、上位システムから供給されるコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫでラッチし、コマンド出力信号ＣＯＭ−ＯＵＴを内部回路に出力する。
【００３６】
一方、クロックイネーブル信号ＣＫＥ１０は、メモリ１０の入力回路１０２に入力される。入力回路１０２は、クロックイネーブル信号ＣＫＥ１０がＬレベルになるとクロック信号ＣＬＫ１の出力を停止し、クロック信号ＣＬＫ２の出力を停止させる。このため、ＤＬＬ回路２０及びコマンドラッチ回路２１等は動作を停止し、メモリ１０はパワーダウンモードに移行する。
【００３７】
クロックイネーブル信号ＣＫＥ１０がＨレベルになると、クロック信号ＣＬＫ１の出力が開始され通常モードとなるが、本実施の形態の集積回路装置では、ＤＬＬ回路２０がオーバーフローしている場合でも、パワーダウンモードに移行する時及び通常モードに復帰する時に、内部クロック信号Ｉ−ＣＬＫが非オーバーフロー時と同じタイミングで停止又は出力されるので、コマンドラッチ回路２１がセルフリフレッシュコマンド等のコマンド入力信号ＣＯＭ−ＩＮを取り込めないという誤動作を防止することができる。
【００３８】
図２は、本発明の実施の形態の集積回路装置の構成図である。本実施の形態の集積回路装置は、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、内部クロック信号Ｉ−ＣＬＫをコマンドラッチ回路２１に出力する。
【００３９】
外部クロック信号Ｅ−ＣＬＫは入力バッファ１０に入力されて波形整形され、クロック信号ＣＬＫ１となって第１のラッチ回路であるＣＫＥコマンドラッチ回路１３、インバータ１９及びＮＡＮＤ回路１６に供給される。一方、クロックイネーブル信号ＣＫＥは入力バッファ１１に入力されて波形整形され、クロックイネーブル信号ＣＫＥ０となってＣＫＥコマンドラッチ回路１３、スイッチＳ２のｂ端子に供給される。
【００４０】
ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成し、スイッチＳ２のａ端子に供給する。スイッチＳ２は、ＤＬＬ回路２０のオーバーフロー信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶＦＬがＨレベルのときａ端子に接続され、オーバーフロー信号ＯＶＦＬがＬレベルのときｂ端子に接続される。
【００４１】
スイッチＳ０は、インバータ１９の出力信号がＨレベルの時オンとなり、スイッチＳ２の出力信号Ｎ１を第２のラッチ回路であるラッチ回路１８に通過させる。ラッチ回路１８は、スイッチＳ０の出力信号Ｎ２をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１６に出力する。
【００４２】
ＮＡＮＤ回路１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、内部クロック制御信号ＩＣＣＳがＬレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１６の出力信号は、インバータ１７で反転されてクロック信号ＣＬＫ２となり、ＤＬＬ回路２０及びスイッチＳ１のｃ端子に出力される。
【００４３】
ＤＬＬ回路２０は、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。また、ＤＬＬ回路２０は、外部クロック信号Ｅ−ＣＬＫの周波数が低く、遅延時間の調節可能な範囲を越えると、オーバーフロー信号ＯＶＦＬを出力する。
【００４４】
クロック信号ＣＬＫ２はスイッチＳ１のｃ端子に入力され、遅延クロック信号ＤＬＬ−ＣＬＫはスイッチＳ１のｄ端子に入力される。スイッチＳ１は、オーバーフロー信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶＦＬがＨレベルの時ｃ端子に接続され、オーバーフロー信号ＯＶＦＬがＬレベルの時ｄ端子に接続される。即ち、ＤＬＬ回路２０がオーバーフローとなり、オーバーフロー信号ＯＶＦＬがＨレベルとなると、スイッチＳ１はｄ端子からｃ端子に切り替わり、クロック信号ＣＬＫ２をそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。コマンドラッチ回路２１は、上位システムから供給されるコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫに同期してラッチし、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダ等の内部回路に出力する。
【００４５】
一方、クロックイネーブル信号ＣＫＥは、スモールバッファ１２にも入力され、波形整形されてクロックイネーブル信号ＣＫＥ２となり、パワーダウン制御回路１４に出力される。パワーダウン制御回路１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１０及び１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１２に出力する。
【００４６】
次に、パワーダウンエントリー時の動作について説明する。クロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードへの移行が開始される。クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ０もＬレベルになる。また、ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０を、クロック信号ＣＬＫ１の立ち上がりでラッチするので、クロックイネーブル信号ＣＫＥ１もＬレベルになる。
【００４７】
スイッチＳ２は、ＤＬＬ回路２０が非オーバーフローの時はｂ端子に接続され、ＤＬＬ回路２０がオーバーフローの時はａ端子に接続される。従って、スイッチＳ２の出力信号Ｎ１は、ＤＬＬ回路２０が非オーバーフローの時は、従来と同様にクロックイネーブル信号ＣＫＥ０となり、ＤＬＬ回路２０がオーバーフローの時は、クロックイネーブル信号ＣＫＥ１となる。この場合、クロックイネーブル信号ＣＫＥ１は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチした信号なので、クロックイネーブル信号ＣＫＥ０からそのタイミングだけ遅れてＬレベルになる。
【００４８】
スイッチＳ２の出力信号Ｎ１のＬレベル信号は、インバータ１９の出力信号がＨレベル時に導通するスイッチＳ０を通過して信号Ｎ２となり、ラッチ回路１８でラッチされて内部クロック制御信号ＩＣＣＳをＬレベルにする。内部クロック制御信号ＩＣＣＳのＬレベル信号はＮＡＮＤ回路１６に入力され、クロック信号ＣＬＫ２の出力を停止させる。
【００４９】
このように本実施の形態の集積回路装置では、ＤＬＬ回路２０がオーバーフローの時は、ラッチ回路１８は、クロックイネーブル信号ＣＫＥ１のＬレベル信号をラッチするので、内部クロック制御信号ＩＣＣＳがＬレベルになるタイミングが図１０に示した従来例より遅れ、ＤＬＬ回路２０が非オーバーフローの時のタイミングと同じになる。
【００５０】
一方、クロックイネーブル信号ＣＫＥ１がＬレベルになると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＬレベルにし、パワーダウン制御信号ＰＤ２をＨレベルにする。パワーダウン制御信号ＰＤ１のＬレベル信号は、入力バッファ１０及び１１を非活性状態とし、パワーダウン制御信号ＰＤ２のＨレベル信号は、スモールバッファ１２を活性状態とする。
【００５１】
次に、パワーダウンイグジット時の動作について説明する。クロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する動作が開始される。パワーダウンイグジット時はスモールバッファ１２は活性状態を維持しているため、クロックイネーブル信号ＣＫＥがＨレベルになると、まずクロックイネーブル信号ＣＫＥ２がＨレベルになる。クロックイネーブル信号ＣＫＥ２がＨレベルになると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＨレベルにし、入力バッファ１０及び１１を活性状態とする。入力バッファ１１が活性状態となると、クロックイネーブル信号ＣＫＥは入力バッファ１１を通過し、クロックイネーブル信号ＣＫＥ０がＨレベルになる。また、ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０を、クロック信号ＣＬＫ１の立ち上がりでラッチするので、クロックイネーブル信号ＣＫＥ１も遅れてＨレベルになる。
【００５２】
スイッチＳ２は、前述のように、ＤＬＬ回路２０が非オーバーフローの時はｂ端子に接続され、ＤＬＬ回路２０がオーバーフローの時はａ端子に接続されている。従って、スイッチＳ２の出力信号Ｎ１は、ＤＬＬ回路２０が非オーバーフローの時は、従来と同様にクロックイネーブル信号ＣＫＥ０となり、ＤＬＬ回路２０がオーバーフローの時は、クロックイネーブル信号ＣＫＥ１となる。この場合、クロックイネーブル信号ＣＫＥ１は、クロックイネーブル信号ＣＫＥ０からクロック信号ＣＬＫ１のラッチタイミングだけ遅れてＨレベルになる。
【００５３】
スイッチＳ２の出力信号Ｎ１は、インバータ１９の出力信号がＨレベル時に導通するスイッチＳ０を通過して信号Ｎ２となり、ラッチ回路１８でラッチされ、内部クロック制御信号ＩＣＣＳはＨレベルになる。内部クロック制御信号ＩＣＣＳのＨレベル信号はＮＡＮＤ回路１６に入力され、クロック信号ＣＬＫ２の出力を再開させる。
【００５４】
このように本実施の形態の集積回路装置では、ＤＬＬ回路２０がオーバーフローの時は、ラッチ回路１８がクロックイネーブル信号ＣＫＥ１のＨレベル信号をラッチするので、内部クロック制御信号ＩＣＣＳがＨレベルになるタイミングが図１０に示した従来例より遅れるが、クロック信号ＣＬＫ２の出力タイミングは従来例と同じになる。
【００５５】
一方、クロックイネーブル信号ＣＫＥ１がＨレベルになると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ２をＬレベルにする。パワーダウン信号ＰＤ２のＬレベル信号は、スモールバッファ１２を非活性状態として、通常モードに復帰させる。
【００５６】
図３は、入力バッファ１０の回路例である。入力バッファ１０は、外部クロック信号Ｅ−ＣＬＫとパワーダウン制御信号ＰＤ１とが入力され、クロック信号ＣＬＫ１を出力する。また、入力バッファ１０は、Ｐ型トランジスタ２５、２６とＮ型トランジスタ２７、２８、２９からなる差動回路３１と、インバータ３０とを有する。
【００５７】
入力バッファ１０は、パワーダウン制御信号ＰＤ１がＬレベルの場合は、差動回路３１に電流が流れず非活性状態となる。一方、パワーダウン制御信号ＰＤ１がＨレベルの場合は、差動回路３１が活性状態となり、外部クロック信号Ｅ−ＣＬＫを増幅して波形整形し、クロック信号ＣＬＫ１を出力する。なお、入力バッファ１１及びスモールバッファ１２もほぼ同様の構成を有する。
【００５８】
図４は、パワーダウン制御回路１４の回路例である。パワーダウン制御回路１４は、ＮＡＮＤ回路３２、３３とインバータ３４とを有し、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２が入力され、パワーダウン制御信号ＰＤ１、ＰＤ２を出力する。
【００５９】
通常モードでは、クロックイネーブル信号ＣＫＥ１がＨレベル、クロックイネーブル信号ＣＫＥ２がＬレベルのため、パワーダウン制御回路１４は初期状態を維持しており、パワーダウン制御信号ＰＤ１がＨレベル、パワーダウン制御信号ＰＤ２がＬレベルである。
【００６０】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ１がＨレベルからＬレベルになるため、ＮＡＮＤ回路３２によりパワーダウン制御信号ＰＤ２がＨレベルになり、ＮＡＮＤ回路３３によりパワーダウン制御信号ＰＤ１がＬレベルになる。その結果、入力バッファ１０、１１が非活性状態、スモールバッファ１２が活性状態になる。
【００６１】
一方、パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥ１がＬレベルであり、クロックイネーブル信号ＣＫＥ２がＬレベルからＨレベルになるため、ＮＡＮＤ回路３３によってパワーダウン制御信号ＰＤ１がＨレベルに反転し、パワーダウン制御信号ＰＤ２はＨレベルのままである。パワーダウン制御信号ＰＤ１のＨレベルに応答して入力バッファ１１が活性化した後、クロックイネーブル信号ＣＫＥ１もＨレベルになると、ＮＡＮＤ回路３２によりパワーダウン制御信号ＰＤ２はＬレベルに反転し、通常モードに復帰する。また、パワーダウン制御信号ＰＤ２のＬレベルにより、スモールバッファ１２は非活性状態に戻る。
【００６２】
図５は、ＣＫＥコマンドラッチ回路１３の回路例を示す。ＣＫＥコマンドラッチ回路１３は、Ｐ型トランジスタ４０、４１、４５、４６、５１、Ｎ型トランジスタ４２、４３、４７、４８、４９、５２、インバータ４４、５０、５３、５４を有し、クロック信号ＣＬＫ１の立ち上がりのタイミングでクロックイネーブル信号ＣＫＥ０をラッチし、クロックイネーブル信号ＣＫＥ１を出力する。
【００６３】
クロック信号ＣＬＫ１がＬレベルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共にＨレベルである。このためＰ型トランジスタ５１とＮ型トランジスタ５２は共にオフとなり、ノードＮ１２はハイインピーダンス状態となる。なお、ノードＮ１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４２、４７は共にオンとなっている。
【００６４】
クロック信号ＣＬＫ１がＨレベルになるとＮ型トランジスタ４９はオンとなる。この時クロックイネーブル信号ＣＫＥ０がＬレベルの場合は、インバータ４４によりＮ型トランジスタ４８のゲートがＨレベルになるため、Ｎ型トランジスタ４８がオンしノードＮ１１をＬレベルにする。一方、クロックイネーブル信号ＣＫＥ０がＨレベルの場合は、Ｎ型トランジスタ４３がオンしノードＮ１０をＬレベルにする。ノードＮ１０又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５又は４１がオンし、反対側のノードＮ１１又はＮ１０をＨレベルに確定する。
【００６５】
ノードＮ１０がＬレベルでノードＮ１１がＨレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型トランジスタ５２はオフとなり、ノードＮ１２はＨレベルになってインバータ５３、５４によりラッチされる。一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジスタ５２はオンとなり、ノードＮ１２はＬレベルになってインバータ５３、５４によりラッチされる。ノードＮ１２からクロックイネーブル信号ＣＫＥ１が出力される。
【００６６】
なお、図２のコマンドラッチ回路２１も同様の構成を有する。その場合は、クロックイネーブル信号ＣＫＥ０の代わりにコマンド入力信号ＣＯＭ−ＩＮが入力され、クロックイネーブル信号ＣＫＥ１の代わりにコマンド出力信号ＣＯＭ−ＯＵＴが出力される。また、クロック信号ＣＬＫ１の代わりに内部クロック信号Ｉ−ＣＬＫが入力される。
【００６７】
図６は、スイッチＳ２の回路例である。スイッチＳ２は、Ｐ型トランジスタ６１とＮ型トランジスタ６２によるトランスファーゲート６６と、Ｐ型トランジスタ６４とＮ型トランジスタ６５によるトランスファーゲート６７と、インバータ６３とを有する。
【００６８】
スイッチＳ２は、クロックイネーブル信号ＣＫＥ０とクロックイネーブル信号ＣＫＥ１とオーバーフロー信号ＯＶＦＬとが入力され、信号Ｎ１を出力する。オーバーフロー信号ＯＶＦＬがＬレベルの場合は、トランスファーゲート６６が導通するため、端子ｂに入力されるクロックイネーブル信号ＣＫＥ０が信号Ｎ１として出力される。一方、オーバーフロー信号ＯＶＦＬがＨレベルの場合は、トランスファーゲート６７が導通するため、端子ａに入力されるクロックイネーブル信号ＣＫＥ１が信号Ｎ１として出力される。なお、図２のスイッチＳ１もスイッチＳ２と同様の構成を有する。
【００６９】
図７は、スイッチＳ０とラッチ回路１８の回路例である。スイッチＳ０は、Ｐ型トランジスタ７６とＮ型トランジスタ７５によるトランスファーゲート７４とインバータ７３とを有し、ラッチ回路１８は、インバータ７８、７９、８０を有する。信号Ｎ１はトランスファーゲート７４に入力され、クロック信号ＣＬＫ１の反転信号がＨレベルの期間にトランスファーゲート７４を通過して信号Ｎ２となり、ラッチ回路１８でラッチされて内部クロック制御信号ＩＣＣＳとなる。
【００７０】
図８は、本発明の実施の形態の集積回路装置に内蔵されるＤＬＬ回路２０の構成図である。ＤＬＬ回路２０は同じ遅延特性を有する可変遅延回路９０、９１を備え、可変遅延回路９０の遅延量を最適値に設定することにより、外部から供給される外部クロック信号Ｅ−ＣＬＫの位相に同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。
【００７１】
外部から供給される外部クロック信号Ｅ−ＣＬＫは、図２に示した入力バッファ１０等を介してクロック信号ＣＬＫ２となりＤＬＬ回路２０に入力される。クロック信号ＣＬＫ２は、可変遅延回路９０、９１に供給されると共に、位相比較器９３にも供給される。
【００７２】
可変遅延回路９１から出力されたクロック信号Ｂ−ＣＬＫは、ダミー入力バッファ９２を介して、位相比較器９３にクロック信号Ｃ−ＣＬＫとして供給される。位相比較器９３は、クロック信号ＣＬＫ２とクロック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ４を遅延制御回路９４に出力する。遅延制御回路９４は、可変遅延回路９１と可変遅延回路９０とにそれぞれ遅延制御信号Ｎ５を出力し、クロック信号ＣＬＫ２とクロック信号Ｃ−ＣＬＫの位相が一致するように、可変遅延回路９０、９１の遅延量を制御する。即ち、その遅延量は、外部クロック信号Ｅ−ＣＬＫの１周期の時間から入力バッファ１０等の遅延時間を差し引いた時間である。
【００７３】
可変遅延回路９０、９１は、多数の遅延素子を直列に接続した構造になっており、遅延制御信号Ｎ５により信号が通過する遅延素子の数が制御される。可変遅延回路９０、９１は、遅延制御信号Ｎ５により同じ遅延量を与えるように制御されるため、可変遅延回路９０に入力されるクロック信号ＣＬＫ２は、可変遅延回路９０により遅延クロック信号ＤＬＬ−ＣＬＫが外部クロック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えられてＤＬＬ回路２０から出力される。
【００７４】
なお、可変遅延回路９０、９１は、遅延素子の数により調節可能な範囲が決まっているため、外部クロック信号Ｅ−ＣＬＫの周波数が低すぎると調節可能な範囲を外れオーバーフローとなる。オーバーフローになると、遅延制御回路９４はオーバーフロー信号ＯＶＦＬを出力する。上記のＤＬＬ回路の詳細は、例えば特開平１０−１１２１８２（平成１０年４月２８日公開）に記載されている。
【００７５】
図９は、本発明の実施の形態の集積回路装置において、ＤＬＬ回路２０がオーバーフローしている場合のタイムチャートを示す。ＤＬＬ回路２０がオーバーフローしていない場合は、図１１に示した従来例と同様であり、図９中には破線で示される。そこで、オーバーフロー時の動作を以下に説明する。
【００７６】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１０の遅延時間だけ遅れてクロック信号ＣＬＫ１となる。スイッチＳ１はオーバーフロー時はｃ端子に接続されているので、通常モードでは、クロック信号ＣＬＫ１と同位相のクロック信号ＣＬＫ２がそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力される。
【００７７】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ、ＣＫＥ０がＬレベルになり、クロックイネーブル信号ＣＫＥ０のＬレベルがクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでＣＫＥコマンドラッチ回路１３によりラッチされて、クロックイネーブル信号ＣＫＥ１もＬレベルになる。スイッチＳ２は、オーバーフロー時はａ端子に接続されているので、スイッチＳ０にはクロックイネーブル信号ＣＫＥ１が入力される。
【００７８】
クロックイネーブル信号ＣＫＥ１は、クロック信号ＣＬＫ１がＬレベルの時にスイッチＳ０を通過してラッチ回路１８でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルにする。これによりクロック信号ＣＬＫ２は出力を停止する。スイッチＳ１は、オーバーフロー時はｃ端子に接続されているので、クロック信号ＣＬＫ２の出力が停止すると、同時に内部クロック信号Ｉ−ＣＬＫの出力も停止する。
【００７９】
このように本実施の形態の集積回路装置は、オーバーフロー時にスイッチＳ２がａ端子に接続されている。このため第２のラッチ回路であるラッチ回路１８は、第１のラッチ回路であるＣＫＥコマンドラッチ回路１３がクロックイネーブル信号ＣＫＥ０のＬレベル信号をクロック信号ＣＬＫ１の立ち上がりエッジのタイミングｔ１でラッチしたクロックイネーブル信号ＣＫＥ１を、クロック信号ＣＬＫ１の立ち下がりエッジのタイミングｔ２でラッチする。従って、内部クロック制御信号ＩＣＣＳは、オーバーフロー時に、破線で示す非オーバーフロー時のタイミングより遅れてＬレベルとなり、クロック信号ＣＬＫ２の出力を非オーバーフロー時と同じタイミングで停止させる。
【００８０】
オーバーフロー時はクロック信号ＣＬＫ２がそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力されるが、コマンドラッチ回路２１は、オーバーフロー時も非オーバーフロー時と同様に、セルフリフレッシュコマンド（ＣＯＭ−ＩＮ）を取り込み、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダに出力することができる。
【００８１】
一方、クロックイネーブル信号ＣＫＥ１のＬレベル信号は、パワーダウン制御信号ＰＤ１をＬレベルにし、入力バッファ１０及び１１を非活性化してクロック信号ＣＬＫ１を停止させる。また、パワーダウン制御信号ＰＤ２をＨレベルにしてスモールバッファ１２を活性化する。
【００８２】
パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥがＨレベルになり、スモールバッファ１２の遅延時間後にクロックイネーブル信号ＣＫＥ２がＨレベルになる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１４は、パワーダウン制御信号ＰＤ１をＨレベルにして入力バッファ１０及び１１を活性化させる。入力バッファ１０及び１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥは、それぞれ入力バッファ１０、１１を通過する。
【００８３】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングで、ＣＫＥコマンドラッチ回路１３によりラッチされてクロックイネーブル信号ＣＫＥ１となる。スイッチＳ２は、オーバーフロー時はａ端子に接続されているので、スイッチＳ０にはクロックイネーブル信号ＣＫＥ１が入力される。
【００８４】
クロックイネーブル信号ＣＫＥ１は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路１８でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルにする。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１６に入力され、クロック信号ＣＬＫ２の出力を開始させる。
【００８５】
スイッチＳ１は、オーバーフロー時はｃ端子に接続されているので、クロック信号ＣＬＫ２の出力の開始と同時に内部クロック信号Ｉ−ＣＬＫの出力も開始され、コマンドラッチ回路２１に供給される。
【００８６】
このように本実施の形態の集積回路装置は、オーバーフロー時のパワーダウンイグジット時において、スイッチＳ２はａ端子に接続されている。このため、第２のラッチ回路であるラッチ回路１８は、第１のラッチ回路であるＣＫＥコマンドラッチ回路１３がクロックイネーブル信号ＣＫＥ０のＨレベル信号をクロック信号ＣＬＫ１の立ち上がりエッジのタイミングｔ３でラッチしたクロックイネーブル信号ＣＫＥ１を、クロック信号ＣＬＫ１の立ち下がりエッジのタイミングｔ４でラッチする。従って、内部クロック制御信号ＩＣＣＳは、オーバーフロー時に、非オーバーフロー時のタイミングより遅れてＨレベルとなるが、クロック信号ＣＬＫ２の出力は非オーバーフロー時と同じタイミングで開始される。従って、内部クロック信号Ｉ−ＣＬＫは、非オーバーフロー時よりも１クロック早く開始される。また、オーバーフロー時は、スイッチＳ１がｃ端子に接続されているため、クロック信号ＣＬＫ２がそのまま内部クロック信号Ｉ−ＣＬＫとして出力される。
【００８７】
一方、クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルとしてスモールバッファ１２を非活性化する。このためクロックイネーブル信号ＣＫＥ２はＬレベルに復帰する。
【００８８】
【発明の効果】
以上説明した通り、本発明によれば、ＤＬＬ回路がオーバーフローした場合のパワーダウンエントリー時において、内部クロック信号は、非オーバーフロー時の内部クロック信号と同じタイミングで出力されるため、ＤＬＬ回路のオーバーフロー、非オーバーフローにかかわらず、常に安定した内部クロック信号を内部回路に供給することができる。
【００８９】
また、本発明によれば、ＤＬＬ回路がオーバーフローしている場合のパワーダウンエントリー時においても、コマンドラッチ回路がセルフリフレッシュコマンドを取り込むことができる内部クロック信号を供給することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の集積回路装置の説明図である。
【図２】本発明の実施の形態の集積回路装置の構成図である。
【図３】入力バッファの回路図である。
【図４】パワーダウン制御回路の回路図である。
【図５】本発明の実施の形態のＣＫＥコマンドラッチ回路の回路図である。
【図６】スイッチＳ２の回路図である。
【図７】スイッチＳ０とラッチ回路１８の回路図である。
【図８】本発明の実施の形態のＤＬＬ回路の構成図である。
【図９】本発明の実施の形態の集積回路装置のタイムチャートである。
【図１０】従来の集積回路装置の構成図である。
【図１１】従来の集積回路装置のタイムチャートである。
【符号の説明】
１０、１１ 入力バッファ
１２ スモールバッファ
１３ コマンドラッチ回路
１４ パワーダウン制御回路
１５ 内部クロック発生回路
１６ ＮＡＮＤ回路
１７、１９ インバータ
１８ ラッチ回路
２０ ＤＬＬ回路
２１ コマンドラッチ回路
【発明の属する技術分野】
本発明は、外部クロック信号に同期した内部クロック信号を生成するＤＬＬ回路を有する集積回路装置に関し、特に、ＤＬＬ回路がオーバーフローした状態でパワーダウンモードに移行する際に、オーバーフローしていない場合と同様のタイミングで、内部クロック信号を内部回路に供給する集積回路装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の一種にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）がある。ＳＤＲＡＭは、システム側から与えられるコマンド、データ、アドレス等の入出力信号を、システム側から与えられる外部クロック信号に同期して内部回路に供給または出力するものであり高速動作が可能である。
【０００３】
この場合、外部クロック信号の動作周波数が２００ＭＨｚ以上の高速動作領域になると、外部クロック信号と入出力信号の同期をとることが最重要課題となり、ディレー・ロックド・ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下単にＤＬＬ）回路が必要となる。ＤＬＬ回路は可変遅延回路を備え、可変遅延回路の遅延時間を外部クロック信号に合わせて最適値に設定することにより、内部クロック信号の位相を外部クロック信号と所定の関係にする。例えば、ＤＬＬ回路は、内部クロック信号を外部クロック信号から３６０度遅れた位相に調整する。
【０００４】
可変遅延回路は一定の遅延素子を直列に接続した構造になっており、遅延量調節可能な範囲が決まっている。従って、外部クロック信号の周波数が低すぎるとその周期が長くなり、遅延量が可変遅延回路の調節範囲を越えオーバーフローしてしまう。なお、オーバーフローとは、可変遅延回路の遅延段数を使い切り、ＤＬＬ回路の遅延時間が最大に達して、外部クロック信号と内部クロック信号との位相同期がとれなくなる状態をいう。
【０００５】
但し、外部クロック信号の周波数が低い場合は、外部クロック信号と入出力信号のタイミングにも余裕が確保できるため、ＤＬＬ回路によるクロックの位相調整は必要ない。このため、ＤＬＬ回路がオーバーフローしない状態ではＤＬＬ回路で調整した内部クロック信号を内部回路に供給し、ＤＬＬ回路がオーバーフローした場合に入力バッファで取り込んだ外部クロック信号を、そのまま内部回路に供給するようにしている。
【０００６】
一方、クロック信号の高速化はＳＤＲＡＭの書き込みや読み出し等の頻度を増加させ、ＳＤＲＡＭの消費電力の増大を招いている。そこで、アクセスが行われない場合にＳＤＲＡＭの内部動作を停止させるパワーダウンモードを設け、パワーダウンモード時は、外部クロック信号を取り込む入力バッファを停止させ、不要な内部動作を停止させている。
【０００７】
図１０は、従来の集積回路装置の入力部分の構成図である。集積回路装置は、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、コマンドラッチ回路１２１等の入力回路に内部クロック信号Ｉ−ＣＬＫを出力する。
【０００８】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０を通過してクロック信号ＣＬＫ１となり、ＣＫＥコマンドラッチ回路１１３とインバータ１１９とＮＡＮＤ回路１１６とに供給される。一方、クロックイネーブル信号ＣＫＥは、入力バッファ１１１を通過してクロックイネーブル信号ＣＫＥ０となり、ＣＫＥコマンドラッチ回路１１３とスイッチＳ０とに供給される。
【０００９】
ＣＫＥコマンドラッチ回路１１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成する。スイッチＳ０は、クロック信号ＣＬＫ１がインバータ１１９を介して入力されるため、クロック信号ＣＬＫ１がＬレベルのときオンとなる。ラッチ回路１１８は、スイッチＳ０がオンの時にクロックイネーブル信号ＣＫＥ０をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１１６に出力する。
【００１０】
ＮＡＮＤ回路１１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、内部クロック制御信号ＩＣＣＳがＬレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１１６の出力信号は、インバータ１１７で反転されてクロック信号ＣＬＫ２となり、ＤＬＬ回路１２０に供給される。
【００１１】
ＤＬＬ回路１２０は、内部に入力信号の遅延時間を可変する可変遅延回路を有し、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。また、ＤＬＬ回路１２０は、外部クロック信号Ｅ−ＣＬＫの周波数が低く、可変遅延回路で調節可能な範囲を越えると、オーバーフロー信号ＯＶＦＬを出力する。
【００１２】
クロック信号ＣＬＫ２はスイッチＳ１のｃ端子に入力され、遅延クロック信号ＤＬＬ−ＣＬＫはスイッチＳ１のｄ端子に入力される。スイッチＳ１は、オーバーフロー信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶＦＬがＨレベルの時ｃ端子に接続され、オーバーフロー信号ＯＶＦＬがＬレベルの時ｄ端子に接続される。即ち、ＤＬＬ回路１２０がオーバーフローとなり、オーバーフロー信号ＯＶＦＬがＨレベルとなると、スイッチＳ１はｄ端子からｃ端子に切り替わり、クロック信号ＣＬＫ２をそのまま内部クロック信号Ｉ−ＣＬＫとして出力する。
【００１３】
内部クロック信号Ｉ−ＣＬＫは、例えばコマンドラッチ回路１２１に供給され、コマンドラッチ回路１２１は、上位システムから供給されるコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫに同期して取り込んで、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダ等に出力する。
【００１４】
一方、クロックイネーブル信号ＣＫＥはスモールバッファ１１２にも入力され、クロックイネーブル信号ＣＫＥ２となってパワーダウン制御回路１１４に供給される。パワーダウン制御回路１１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１１０及び１１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１１２に出力する。
【００１５】
図１１は、従来の集積回路装置のタイムチャートである。タイムチャートにより集積回路装置の内部信号について説明する。外部クロック信号Ｅ−ＣＬＫは、入力バッファ１１０の遅延時間だけ遅れてクロック信号ＣＬＫ１となる。通常モードでは、前述のように、ＤＬＬ回路１２０が非オーバーフローの場合は、内部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−ＣＬＫが出力され、ＤＬＬ回路１２０がオーバーフローの場合は、内部クロック信号Ｉ−ＣＬＫとしてクロック信号ＣＬＫ２が出力される。
【００１６】
次に、通常モードからパワーダウンモードに移行するパワーダウンエントリー時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードに移行する。クロックイネーブル信号ＣＫＥがＬレベルになると、入力バッファ１１１の遅延時間後にクロックイネーブル信号ＣＫＥ０がＬレベルになる。クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路１１８でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルとする。内部クロック制御信号ＩＣＣＳのＬレベル信号は、ＮＡＮＤ回路１１６に入力され、クロック信号ＣＬＫ２の出力を停止させる。
【００１７】
この場合、ＤＬＬ回路１２０が非オーバーフローの場合は、スイッチＳ１はｄ端子に接続され、内部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−ＣＬＫが出力される。このため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２の停止から１周期遅れて停止する。一方、ＤＬＬ回路１２０がオーバーフローしている場合は、スイッチＳ１はｃ端子に接続されているため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２と同じタイミングで停止する。
【００１８】
一方、クロックイネーブル信号ＣＫＥ０のＬレベル信号は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングでＣＫＥコマンドラッチ回路１１３にラッチされ、クロックイネーブル信号ＣＫＥ１がＬレベルになる。クロックイネーブル信号ＣＫＥ１のＬレベル信号に応答して、パワーダウン制御回路１１４はパワーダウン制御信号ＰＤ１をＬレベルにし、入力バッファ１１０を非活性化し、クロック信号ＣＬＫ１を停止させる。また、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ２をＨレベルとしてスモールバッファ１１２を活性化する。活性化されたスモールバッファ１１２は、クロックイネーブル信号ＣＫＥの変化を監視する。
【００１９】
次にパワーダウンモードから通常モードに復帰するパワーダウンイグジット時の動作について説明する。上位システムから供給されるクロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する。クロックイネーブル信号ＣＫＥがＨレベルとなると、パワーダウンモードで活性状態を維持しているスモールバッファ１１２の遅延時間後に、クロックイネーブル信号ＣＫＥ２がＨレベルになる。クロックイネーブル信号ＣＫＥ２がＨレベルになると、パワーダウン制御回路１１４は、パワーダウン制御信号ＰＤ１をＨレベルにし、入力バッファ１１０及び１１１を活性化させる。
【００２０】
入力バッファ１１０及び１１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥはそれぞれ入力バッファ１１０、１１１を通過し、クロック信号ＣＬＫ１、クロックイネーブル信号ＣＫＥ０となる。クロックイネーブル信号ＣＫＥ０のＨレベル信号は、クロック信号ＣＬＫ１がＬレベルの時にスイッチＳ０を通過してラッチ回路１１８でラッチされ、内部クロック制御信号ＩＣＣＳはＨレベルになる。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１１６に入力され、クロック信号ＣＬＫ２の出力を開始させる。
【００２１】
この場合、ＤＬＬ回路１２０が非オーバーフローの場合は、スイッチＳ１はｄ端子に接続され、内部クロック信号Ｉ−ＣＬＫとして遅延クロック信号ＤＬＬ−ＣＬＫが出力される。このため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２の出力から１周期遅れて出力される。一方、ＤＬＬ回路１２０がオーバーフローの場合は、スイッチＳ１はｃ端子に接続されているため、内部クロック信号Ｉ−ＣＬＫは、クロック信号ＣＬＫ２と同じタイミングで出力される。
【００２２】
一方、クロックイネーブル信号ＣＫＥ０のＨレベル信号は、ＣＫＥコマンドラッチ回路１１３によってクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチされ、クロックイネーブル信号ＣＫＥ１はＨレベルになる。クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルにし、スモールバッファ１１２を非活性状態に戻す。このためクロックイネーブル信号ＣＫＥ２はＬレベルに戻る。
【００２３】
【発明が解決しようとする課題】
図１１に示すように、パワーダウンエントリー時において、ＤＬＬ回路１２０がオーバーフローしている時は、非オーバーフロー時と比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力が停止する。また、パワーダウンイグジット時において、オーバーフロー時は、非オーバーフロー時と比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力が開始される。このため、集積回路装置の内部回路の動作タイミングが、クロックイネーブル信号ＣＫＥに対して、オーバーフロー時には非オーバーフロー時より１クロック早まってしまう。
【００２４】
一方、ＳＤＲＡＭ等のパワーダウンモードにおいては、内部メモリを自動的にリフレッシュするセルフリフレッシュモードが存在する。この場合、上位システムは、クロックイネーブル信号ＣＫＥをＬレベルにすると共に、セルフリフレッシュコマンドをコマンドラッチ回路１２１に供給する。コマンドラッチ回路１２１は、セルフリフレッシュコマンドを内部クロック信号Ｉ−ＣＬＫに同期して取り込んで、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダに出力する。
【００２５】
この場合、パワーダウンエントリー時にＤＬＬ回路１２０がオーバーフローしている場合は、非オーバーフロー時と比較して１クロック前に内部クロック信号Ｉ−ＣＬＫの出力が停止してしまう。このため、コマンドラッチ回路１２１は、セルフリフレッシュコマンド（ＣＯＭ−ＩＮ）を取り込むことができない。
【００２６】
そこで、本発明は、ＤＬＬ回路がオーバーフローしている場合であっても、非オーバーフロー時と同様のタイミングで、内部回路に内部クロック信号を供給することができる集積回路装置を提供することを目的とする。
【００２７】
また、本発明は、ＤＬＬ回路がオーバーフローしている場合のパワーダウンエントリー時において、セルフリフレッシュコマンドを取り込むことができる内部クロック信号を、コマンドラッチ回路に供給することができる集積回路装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記の目的を達成するために本発明は、ＤＬＬ回路がオーバーフローしている場合の内部クロック信号の出力タイミングを、非オーバーフロー時の内部クロック信号の出力タイミングに合わせる。本発明によれば、集積回路装置の内部回路の動作タイミングは、ＤＬＬ回路のオーバーフロー時にも非オーバーフロー時と同じになる。従って、パワーダウンエントリー時において、ＤＬＬ回路がオーバーフローしている場合でも、非オーバーフロー時と同様に内部クロック信号が出力されるので、コマンドラッチ回路は、セルフリフレッシュコマンドを取り込むことができる。
【００２９】
また、上記の目的は、外部クロック信号から第１のクロック信号を生成するクロック入力バッファと、クロックイネーブル信号を前記第１のクロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、前記クロックイネーブル信号を前記第１のクロック信号の第１とは異なる第２のエッジのタイミングで取り込む第２のラッチ回路と、前記第２のラッチ回路の出力信号に応答して、前記第１のクロック信号を通過又は阻止するゲート回路と、前記ゲート回路の出力信号を遅らせて、前記外部クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、前記ＤＬＬ回路がオーバーフローしていない第１の状態では、前記遅延クロック信号を内部クロック信号として選択し、前記ＤＬＬ回路がオーバーフローしている第２の状態では、前記ゲート回路の出力信号を内部クロック信号として選択して内部回路に供給する第１のスイッチ回路とを有する集積回路装置において、
前記第１の状態では、前記クロックイネーブル信号を選択し、前記第２の状態では、前記第１のラッチ回路の出力信号を選択して前記第２のラッチ回路に供給する第２のスイッチ回路を有することを特徴とする集積回路装置を提供することにより達成される。
【００３０】
本発明によれば、クロックイネーブル信号を第１のクロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、クロックイネーブル信号を第１のクロック信号の第１とは異なる第２のエッジのタイミングで取り込む第２のラッチ回路と、ＤＬＬ回路がオーバーフローしている場合は、第１のラッチ回路の出力信号を選択して第２のラッチ回路に出力する第２のスイッチ回路を有するので、内部クロック信号は、ＤＬＬ回路がオーバーフローしている場合に、第１のクロック信号を第２のラッチ回路でラッチしたタイミングで出力が制御される。
【００３１】
従って、ＤＬＬ回路がオーバーフローしている場合であっても、非オーバーフロー時と同様のタイミングで、内部回路に内部クロック信号を供給することができ、ＤＬＬ回路がオーバーフローしている場合のパワーダウンエントリー時において、コマンドラッチ回路はセルフリフレッシュコマンドを取り込むことができる。
【００３２】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、かかる実施の形態が本発明の技術的範囲を限定するものではない。
【００３３】
図１は、本発明の実施の形態の集積回路装置の使用状態を示す説明図である。ＣＰＵ１００は、バス１０４及びメモリコントローラ１０１を介して、メモリ１０〜４０にアクセスする。メモリコントローラ１０１は、各メモリ１０〜４０に外部クロック信号Ｅ−ＣＬＫを供給すると共に、各メモリ１０〜４０を通常モード又はパワーダウンモードに制御するためのクロックイネーブル信号ＣＫＥ１０〜４０を出力する。メモリ１０〜４０は、クロックイネーブル信号ＣＫＥ１０〜４０がＨレベルの時通常モードとなり、クロックイネーブル信号ＣＫＥ１０〜４０がＬレベルの時パワーダウンモードとなる。
【００３４】
メモリ１０〜４０は、例えばＳＤＲＡＭ等の集積回路装置でそれぞれ同様の構成を有する。メモリ１０内の入力回路１０２は、外部クロック信号Ｅ−ＣＬＫを取り込み、クロック信号ＣＬＫ１を内部クロック発生回路１５に出力する。内部クロック発生回路１５は、クロック信号ＣＬＫ２をスイッチＳ１のｃ端子及びＤＬＬ回路２０に出力する。ＤＬＬ回路２０は、外部クロック信号Ｅ−ＣＬＫと位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成し、スイッチＳ１のｄ端子に出力する。
【００３５】
スイッチＳ１は、ＤＬＬ回路２０が非オーバーフローの場合はｄ端子に接続され、遅延クロック信号ＤＬＬ−ＣＬＫを内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。一方、スイッチＳ１は、ＤＬＬ回路２０がオーバーフローの場合はｃ端子に接続され、クロック信号ＣＬＫ２を内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。コマンドラッチ回路２１は、上位システムから供給されるコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫでラッチし、コマンド出力信号ＣＯＭ−ＯＵＴを内部回路に出力する。
【００３６】
一方、クロックイネーブル信号ＣＫＥ１０は、メモリ１０の入力回路１０２に入力される。入力回路１０２は、クロックイネーブル信号ＣＫＥ１０がＬレベルになるとクロック信号ＣＬＫ１の出力を停止し、クロック信号ＣＬＫ２の出力を停止させる。このため、ＤＬＬ回路２０及びコマンドラッチ回路２１等は動作を停止し、メモリ１０はパワーダウンモードに移行する。
【００３７】
クロックイネーブル信号ＣＫＥ１０がＨレベルになると、クロック信号ＣＬＫ１の出力が開始され通常モードとなるが、本実施の形態の集積回路装置では、ＤＬＬ回路２０がオーバーフローしている場合でも、パワーダウンモードに移行する時及び通常モードに復帰する時に、内部クロック信号Ｉ−ＣＬＫが非オーバーフロー時と同じタイミングで停止又は出力されるので、コマンドラッチ回路２１がセルフリフレッシュコマンド等のコマンド入力信号ＣＯＭ−ＩＮを取り込めないという誤動作を防止することができる。
【００３８】
図２は、本発明の実施の形態の集積回路装置の構成図である。本実施の形態の集積回路装置は、上位システムから外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥとが供給され、内部クロック信号Ｉ−ＣＬＫをコマンドラッチ回路２１に出力する。
【００３９】
外部クロック信号Ｅ−ＣＬＫは入力バッファ１０に入力されて波形整形され、クロック信号ＣＬＫ１となって第１のラッチ回路であるＣＫＥコマンドラッチ回路１３、インバータ１９及びＮＡＮＤ回路１６に供給される。一方、クロックイネーブル信号ＣＫＥは入力バッファ１１に入力されて波形整形され、クロックイネーブル信号ＣＫＥ０となってＣＫＥコマンドラッチ回路１３、スイッチＳ２のｂ端子に供給される。
【００４０】
ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりのタイミングでラッチし、クロックイネーブル信号ＣＫＥ１を生成し、スイッチＳ２のａ端子に供給する。スイッチＳ２は、ＤＬＬ回路２０のオーバーフロー信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶＦＬがＨレベルのときａ端子に接続され、オーバーフロー信号ＯＶＦＬがＬレベルのときｂ端子に接続される。
【００４１】
スイッチＳ０は、インバータ１９の出力信号がＨレベルの時オンとなり、スイッチＳ２の出力信号Ｎ１を第２のラッチ回路であるラッチ回路１８に通過させる。ラッチ回路１８は、スイッチＳ０の出力信号Ｎ２をラッチして内部クロック制御信号ＩＣＣＳを生成し、ＮＡＮＤ回路１６に出力する。
【００４２】
ＮＡＮＤ回路１６は、内部クロック制御信号ＩＣＣＳがＨレベルの時にクロック信号ＣＬＫ１を通過させ、内部クロック制御信号ＩＣＣＳがＬレベルの時にクロック信号ＣＬＫ１の通過を阻止する。ＮＡＮＤ回路１６の出力信号は、インバータ１７で反転されてクロック信号ＣＬＫ２となり、ＤＬＬ回路２０及びスイッチＳ１のｃ端子に出力される。
【００４３】
ＤＬＬ回路２０は、外部クロック信号Ｅ−ＣＬＫに位相同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。また、ＤＬＬ回路２０は、外部クロック信号Ｅ−ＣＬＫの周波数が低く、遅延時間の調節可能な範囲を越えると、オーバーフロー信号ＯＶＦＬを出力する。
【００４４】
クロック信号ＣＬＫ２はスイッチＳ１のｃ端子に入力され、遅延クロック信号ＤＬＬ−ＣＬＫはスイッチＳ１のｄ端子に入力される。スイッチＳ１は、オーバーフロー信号ＯＶＦＬにより制御され、オーバーフロー信号ＯＶＦＬがＨレベルの時ｃ端子に接続され、オーバーフロー信号ＯＶＦＬがＬレベルの時ｄ端子に接続される。即ち、ＤＬＬ回路２０がオーバーフローとなり、オーバーフロー信号ＯＶＦＬがＨレベルとなると、スイッチＳ１はｄ端子からｃ端子に切り替わり、クロック信号ＣＬＫ２をそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力する。コマンドラッチ回路２１は、上位システムから供給されるコマンド入力信号ＣＯＭ−ＩＮを内部クロック信号Ｉ−ＣＬＫに同期してラッチし、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダ等の内部回路に出力する。
【００４５】
一方、クロックイネーブル信号ＣＫＥは、スモールバッファ１２にも入力され、波形整形されてクロックイネーブル信号ＣＫＥ２となり、パワーダウン制御回路１４に出力される。パワーダウン制御回路１４は、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２に応答して、パワーダウン制御信号ＰＤ１を入力バッファ１０及び１１に出力し、パワーダウン制御信号ＰＤ２をスモールバッファ１２に出力する。
【００４６】
次に、パワーダウンエントリー時の動作について説明する。クロックイネーブル信号ＣＫＥがＬレベルになるとパワーダウンモードへの移行が開始される。クロックイネーブル信号ＣＫＥがＬレベルになると、クロックイネーブル信号ＣＫＥ０もＬレベルになる。また、ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０を、クロック信号ＣＬＫ１の立ち上がりでラッチするので、クロックイネーブル信号ＣＫＥ１もＬレベルになる。
【００４７】
スイッチＳ２は、ＤＬＬ回路２０が非オーバーフローの時はｂ端子に接続され、ＤＬＬ回路２０がオーバーフローの時はａ端子に接続される。従って、スイッチＳ２の出力信号Ｎ１は、ＤＬＬ回路２０が非オーバーフローの時は、従来と同様にクロックイネーブル信号ＣＫＥ０となり、ＤＬＬ回路２０がオーバーフローの時は、クロックイネーブル信号ＣＫＥ１となる。この場合、クロックイネーブル信号ＣＫＥ１は、クロックイネーブル信号ＣＫＥ０をクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでラッチした信号なので、クロックイネーブル信号ＣＫＥ０からそのタイミングだけ遅れてＬレベルになる。
【００４８】
スイッチＳ２の出力信号Ｎ１のＬレベル信号は、インバータ１９の出力信号がＨレベル時に導通するスイッチＳ０を通過して信号Ｎ２となり、ラッチ回路１８でラッチされて内部クロック制御信号ＩＣＣＳをＬレベルにする。内部クロック制御信号ＩＣＣＳのＬレベル信号はＮＡＮＤ回路１６に入力され、クロック信号ＣＬＫ２の出力を停止させる。
【００４９】
このように本実施の形態の集積回路装置では、ＤＬＬ回路２０がオーバーフローの時は、ラッチ回路１８は、クロックイネーブル信号ＣＫＥ１のＬレベル信号をラッチするので、内部クロック制御信号ＩＣＣＳがＬレベルになるタイミングが図１０に示した従来例より遅れ、ＤＬＬ回路２０が非オーバーフローの時のタイミングと同じになる。
【００５０】
一方、クロックイネーブル信号ＣＫＥ１がＬレベルになると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＬレベルにし、パワーダウン制御信号ＰＤ２をＨレベルにする。パワーダウン制御信号ＰＤ１のＬレベル信号は、入力バッファ１０及び１１を非活性状態とし、パワーダウン制御信号ＰＤ２のＨレベル信号は、スモールバッファ１２を活性状態とする。
【００５１】
次に、パワーダウンイグジット時の動作について説明する。クロックイネーブル信号ＣＫＥがＨレベルになると通常モードに復帰する動作が開始される。パワーダウンイグジット時はスモールバッファ１２は活性状態を維持しているため、クロックイネーブル信号ＣＫＥがＨレベルになると、まずクロックイネーブル信号ＣＫＥ２がＨレベルになる。クロックイネーブル信号ＣＫＥ２がＨレベルになると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ１をＨレベルにし、入力バッファ１０及び１１を活性状態とする。入力バッファ１１が活性状態となると、クロックイネーブル信号ＣＫＥは入力バッファ１１を通過し、クロックイネーブル信号ＣＫＥ０がＨレベルになる。また、ＣＫＥコマンドラッチ回路１３は、クロックイネーブル信号ＣＫＥ０を、クロック信号ＣＬＫ１の立ち上がりでラッチするので、クロックイネーブル信号ＣＫＥ１も遅れてＨレベルになる。
【００５２】
スイッチＳ２は、前述のように、ＤＬＬ回路２０が非オーバーフローの時はｂ端子に接続され、ＤＬＬ回路２０がオーバーフローの時はａ端子に接続されている。従って、スイッチＳ２の出力信号Ｎ１は、ＤＬＬ回路２０が非オーバーフローの時は、従来と同様にクロックイネーブル信号ＣＫＥ０となり、ＤＬＬ回路２０がオーバーフローの時は、クロックイネーブル信号ＣＫＥ１となる。この場合、クロックイネーブル信号ＣＫＥ１は、クロックイネーブル信号ＣＫＥ０からクロック信号ＣＬＫ１のラッチタイミングだけ遅れてＨレベルになる。
【００５３】
スイッチＳ２の出力信号Ｎ１は、インバータ１９の出力信号がＨレベル時に導通するスイッチＳ０を通過して信号Ｎ２となり、ラッチ回路１８でラッチされ、内部クロック制御信号ＩＣＣＳはＨレベルになる。内部クロック制御信号ＩＣＣＳのＨレベル信号はＮＡＮＤ回路１６に入力され、クロック信号ＣＬＫ２の出力を再開させる。
【００５４】
このように本実施の形態の集積回路装置では、ＤＬＬ回路２０がオーバーフローの時は、ラッチ回路１８がクロックイネーブル信号ＣＫＥ１のＨレベル信号をラッチするので、内部クロック制御信号ＩＣＣＳがＨレベルになるタイミングが図１０に示した従来例より遅れるが、クロック信号ＣＬＫ２の出力タイミングは従来例と同じになる。
【００５５】
一方、クロックイネーブル信号ＣＫＥ１がＨレベルになると、パワーダウン制御回路１４はパワーダウン制御信号ＰＤ２をＬレベルにする。パワーダウン信号ＰＤ２のＬレベル信号は、スモールバッファ１２を非活性状態として、通常モードに復帰させる。
【００５６】
図３は、入力バッファ１０の回路例である。入力バッファ１０は、外部クロック信号Ｅ−ＣＬＫとパワーダウン制御信号ＰＤ１とが入力され、クロック信号ＣＬＫ１を出力する。また、入力バッファ１０は、Ｐ型トランジスタ２５、２６とＮ型トランジスタ２７、２８、２９からなる差動回路３１と、インバータ３０とを有する。
【００５７】
入力バッファ１０は、パワーダウン制御信号ＰＤ１がＬレベルの場合は、差動回路３１に電流が流れず非活性状態となる。一方、パワーダウン制御信号ＰＤ１がＨレベルの場合は、差動回路３１が活性状態となり、外部クロック信号Ｅ−ＣＬＫを増幅して波形整形し、クロック信号ＣＬＫ１を出力する。なお、入力バッファ１１及びスモールバッファ１２もほぼ同様の構成を有する。
【００５８】
図４は、パワーダウン制御回路１４の回路例である。パワーダウン制御回路１４は、ＮＡＮＤ回路３２、３３とインバータ３４とを有し、クロックイネーブル信号ＣＫＥ１、ＣＫＥ２が入力され、パワーダウン制御信号ＰＤ１、ＰＤ２を出力する。
【００５９】
通常モードでは、クロックイネーブル信号ＣＫＥ１がＨレベル、クロックイネーブル信号ＣＫＥ２がＬレベルのため、パワーダウン制御回路１４は初期状態を維持しており、パワーダウン制御信号ＰＤ１がＨレベル、パワーダウン制御信号ＰＤ２がＬレベルである。
【００６０】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ１がＨレベルからＬレベルになるため、ＮＡＮＤ回路３２によりパワーダウン制御信号ＰＤ２がＨレベルになり、ＮＡＮＤ回路３３によりパワーダウン制御信号ＰＤ１がＬレベルになる。その結果、入力バッファ１０、１１が非活性状態、スモールバッファ１２が活性状態になる。
【００６１】
一方、パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥ１がＬレベルであり、クロックイネーブル信号ＣＫＥ２がＬレベルからＨレベルになるため、ＮＡＮＤ回路３３によってパワーダウン制御信号ＰＤ１がＨレベルに反転し、パワーダウン制御信号ＰＤ２はＨレベルのままである。パワーダウン制御信号ＰＤ１のＨレベルに応答して入力バッファ１１が活性化した後、クロックイネーブル信号ＣＫＥ１もＨレベルになると、ＮＡＮＤ回路３２によりパワーダウン制御信号ＰＤ２はＬレベルに反転し、通常モードに復帰する。また、パワーダウン制御信号ＰＤ２のＬレベルにより、スモールバッファ１２は非活性状態に戻る。
【００６２】
図５は、ＣＫＥコマンドラッチ回路１３の回路例を示す。ＣＫＥコマンドラッチ回路１３は、Ｐ型トランジスタ４０、４１、４５、４６、５１、Ｎ型トランジスタ４２、４３、４７、４８、４９、５２、インバータ４４、５０、５３、５４を有し、クロック信号ＣＬＫ１の立ち上がりのタイミングでクロックイネーブル信号ＣＫＥ０をラッチし、クロックイネーブル信号ＣＫＥ１を出力する。
【００６３】
クロック信号ＣＬＫ１がＬレベルの時は、Ｎ型トランジスタ４９はオフし、Ｐ型トランジスタ４０、４６はオンとなるため、ノードＮ１０、Ｎ１１は共にＨレベルである。このためＰ型トランジスタ５１とＮ型トランジスタ５２は共にオフとなり、ノードＮ１２はハイインピーダンス状態となる。なお、ノードＮ１０、Ｎ１１は共にＨレベルであるため、Ｎ型トランジスタ４２、４７は共にオンとなっている。
【００６４】
クロック信号ＣＬＫ１がＨレベルになるとＮ型トランジスタ４９はオンとなる。この時クロックイネーブル信号ＣＫＥ０がＬレベルの場合は、インバータ４４によりＮ型トランジスタ４８のゲートがＨレベルになるため、Ｎ型トランジスタ４８がオンしノードＮ１１をＬレベルにする。一方、クロックイネーブル信号ＣＫＥ０がＨレベルの場合は、Ｎ型トランジスタ４３がオンしノードＮ１０をＬレベルにする。ノードＮ１０又はＮ１１がＬレベルとなると、Ｐ型トランジスタ４５又は４１がオンし、反対側のノードＮ１１又はＮ１０をＨレベルに確定する。
【００６５】
ノードＮ１０がＬレベルでノードＮ１１がＨレベルの場合は、Ｐ型トランジスタ５１はオン、Ｎ型トランジスタ５２はオフとなり、ノードＮ１２はＨレベルになってインバータ５３、５４によりラッチされる。一方、ノードＮ１０がＨレベルでノードＮ１１がＬレベルの場合は、Ｐ型トランジスタ５１はオフ、Ｎ型トランジスタ５２はオンとなり、ノードＮ１２はＬレベルになってインバータ５３、５４によりラッチされる。ノードＮ１２からクロックイネーブル信号ＣＫＥ１が出力される。
【００６６】
なお、図２のコマンドラッチ回路２１も同様の構成を有する。その場合は、クロックイネーブル信号ＣＫＥ０の代わりにコマンド入力信号ＣＯＭ−ＩＮが入力され、クロックイネーブル信号ＣＫＥ１の代わりにコマンド出力信号ＣＯＭ−ＯＵＴが出力される。また、クロック信号ＣＬＫ１の代わりに内部クロック信号Ｉ−ＣＬＫが入力される。
【００６７】
図６は、スイッチＳ２の回路例である。スイッチＳ２は、Ｐ型トランジスタ６１とＮ型トランジスタ６２によるトランスファーゲート６６と、Ｐ型トランジスタ６４とＮ型トランジスタ６５によるトランスファーゲート６７と、インバータ６３とを有する。
【００６８】
スイッチＳ２は、クロックイネーブル信号ＣＫＥ０とクロックイネーブル信号ＣＫＥ１とオーバーフロー信号ＯＶＦＬとが入力され、信号Ｎ１を出力する。オーバーフロー信号ＯＶＦＬがＬレベルの場合は、トランスファーゲート６６が導通するため、端子ｂに入力されるクロックイネーブル信号ＣＫＥ０が信号Ｎ１として出力される。一方、オーバーフロー信号ＯＶＦＬがＨレベルの場合は、トランスファーゲート６７が導通するため、端子ａに入力されるクロックイネーブル信号ＣＫＥ１が信号Ｎ１として出力される。なお、図２のスイッチＳ１もスイッチＳ２と同様の構成を有する。
【００６９】
図７は、スイッチＳ０とラッチ回路１８の回路例である。スイッチＳ０は、Ｐ型トランジスタ７６とＮ型トランジスタ７５によるトランスファーゲート７４とインバータ７３とを有し、ラッチ回路１８は、インバータ７８、７９、８０を有する。信号Ｎ１はトランスファーゲート７４に入力され、クロック信号ＣＬＫ１の反転信号がＨレベルの期間にトランスファーゲート７４を通過して信号Ｎ２となり、ラッチ回路１８でラッチされて内部クロック制御信号ＩＣＣＳとなる。
【００７０】
図８は、本発明の実施の形態の集積回路装置に内蔵されるＤＬＬ回路２０の構成図である。ＤＬＬ回路２０は同じ遅延特性を有する可変遅延回路９０、９１を備え、可変遅延回路９０の遅延量を最適値に設定することにより、外部から供給される外部クロック信号Ｅ−ＣＬＫの位相に同期した遅延クロック信号ＤＬＬ−ＣＬＫを生成する。
【００７１】
外部から供給される外部クロック信号Ｅ−ＣＬＫは、図２に示した入力バッファ１０等を介してクロック信号ＣＬＫ２となりＤＬＬ回路２０に入力される。クロック信号ＣＬＫ２は、可変遅延回路９０、９１に供給されると共に、位相比較器９３にも供給される。
【００７２】
可変遅延回路９１から出力されたクロック信号Ｂ−ＣＬＫは、ダミー入力バッファ９２を介して、位相比較器９３にクロック信号Ｃ−ＣＬＫとして供給される。位相比較器９３は、クロック信号ＣＬＫ２とクロック信号Ｃ−ＣＬＫの位相を比較し、位相比較信号Ｎ４を遅延制御回路９４に出力する。遅延制御回路９４は、可変遅延回路９１と可変遅延回路９０とにそれぞれ遅延制御信号Ｎ５を出力し、クロック信号ＣＬＫ２とクロック信号Ｃ−ＣＬＫの位相が一致するように、可変遅延回路９０、９１の遅延量を制御する。即ち、その遅延量は、外部クロック信号Ｅ−ＣＬＫの１周期の時間から入力バッファ１０等の遅延時間を差し引いた時間である。
【００７３】
可変遅延回路９０、９１は、多数の遅延素子を直列に接続した構造になっており、遅延制御信号Ｎ５により信号が通過する遅延素子の数が制御される。可変遅延回路９０、９１は、遅延制御信号Ｎ５により同じ遅延量を与えるように制御されるため、可変遅延回路９０に入力されるクロック信号ＣＬＫ２は、可変遅延回路９０により遅延クロック信号ＤＬＬ−ＣＬＫが外部クロック信号Ｅ−ＣＬＫの位相と同期する遅延量を与えられてＤＬＬ回路２０から出力される。
【００７４】
なお、可変遅延回路９０、９１は、遅延素子の数により調節可能な範囲が決まっているため、外部クロック信号Ｅ−ＣＬＫの周波数が低すぎると調節可能な範囲を外れオーバーフローとなる。オーバーフローになると、遅延制御回路９４はオーバーフロー信号ＯＶＦＬを出力する。上記のＤＬＬ回路の詳細は、例えば特開平１０−１１２１８２（平成１０年４月２８日公開）に記載されている。
【００７５】
図９は、本発明の実施の形態の集積回路装置において、ＤＬＬ回路２０がオーバーフローしている場合のタイムチャートを示す。ＤＬＬ回路２０がオーバーフローしていない場合は、図１１に示した従来例と同様であり、図９中には破線で示される。そこで、オーバーフロー時の動作を以下に説明する。
【００７６】
外部クロック信号Ｅ−ＣＬＫは、入力バッファ１０の遅延時間だけ遅れてクロック信号ＣＬＫ１となる。スイッチＳ１はオーバーフロー時はｃ端子に接続されているので、通常モードでは、クロック信号ＣＬＫ１と同位相のクロック信号ＣＬＫ２がそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力される。
【００７７】
パワーダウンエントリー時は、クロックイネーブル信号ＣＫＥ、ＣＫＥ０がＬレベルになり、クロックイネーブル信号ＣＫＥ０のＬレベルがクロック信号ＣＬＫ１の立ち上がりエッジのタイミングでＣＫＥコマンドラッチ回路１３によりラッチされて、クロックイネーブル信号ＣＫＥ１もＬレベルになる。スイッチＳ２は、オーバーフロー時はａ端子に接続されているので、スイッチＳ０にはクロックイネーブル信号ＣＫＥ１が入力される。
【００７８】
クロックイネーブル信号ＣＫＥ１は、クロック信号ＣＬＫ１がＬレベルの時にスイッチＳ０を通過してラッチ回路１８でラッチされ、内部クロック制御信号ＩＣＣＳをＬレベルにする。これによりクロック信号ＣＬＫ２は出力を停止する。スイッチＳ１は、オーバーフロー時はｃ端子に接続されているので、クロック信号ＣＬＫ２の出力が停止すると、同時に内部クロック信号Ｉ−ＣＬＫの出力も停止する。
【００７９】
このように本実施の形態の集積回路装置は、オーバーフロー時にスイッチＳ２がａ端子に接続されている。このため第２のラッチ回路であるラッチ回路１８は、第１のラッチ回路であるＣＫＥコマンドラッチ回路１３がクロックイネーブル信号ＣＫＥ０のＬレベル信号をクロック信号ＣＬＫ１の立ち上がりエッジのタイミングｔ１でラッチしたクロックイネーブル信号ＣＫＥ１を、クロック信号ＣＬＫ１の立ち下がりエッジのタイミングｔ２でラッチする。従って、内部クロック制御信号ＩＣＣＳは、オーバーフロー時に、破線で示す非オーバーフロー時のタイミングより遅れてＬレベルとなり、クロック信号ＣＬＫ２の出力を非オーバーフロー時と同じタイミングで停止させる。
【００８０】
オーバーフロー時はクロック信号ＣＬＫ２がそのまま内部クロック信号Ｉ−ＣＬＫとしてコマンドラッチ回路２１に出力されるが、コマンドラッチ回路２１は、オーバーフロー時も非オーバーフロー時と同様に、セルフリフレッシュコマンド（ＣＯＭ−ＩＮ）を取り込み、コマンド出力信号ＣＯＭ−ＯＵＴをコマンドデコーダに出力することができる。
【００８１】
一方、クロックイネーブル信号ＣＫＥ１のＬレベル信号は、パワーダウン制御信号ＰＤ１をＬレベルにし、入力バッファ１０及び１１を非活性化してクロック信号ＣＬＫ１を停止させる。また、パワーダウン制御信号ＰＤ２をＨレベルにしてスモールバッファ１２を活性化する。
【００８２】
パワーダウンイグジット時は、クロックイネーブル信号ＣＫＥがＨレベルになり、スモールバッファ１２の遅延時間後にクロックイネーブル信号ＣＫＥ２がＨレベルになる。クロックイネーブル信号ＣＫＥ２がＨレベルとなると、パワーダウン制御回路１４は、パワーダウン制御信号ＰＤ１をＨレベルにして入力バッファ１０及び１１を活性化させる。入力バッファ１０及び１１が活性化すると、外部クロック信号Ｅ−ＣＬＫとクロックイネーブル信号ＣＫＥは、それぞれ入力バッファ１０、１１を通過する。
【００８３】
クロックイネーブル信号ＣＫＥ０は、クロック信号ＣＬＫ１の立ち上がりエッジのタイミングで、ＣＫＥコマンドラッチ回路１３によりラッチされてクロックイネーブル信号ＣＫＥ１となる。スイッチＳ２は、オーバーフロー時はａ端子に接続されているので、スイッチＳ０にはクロックイネーブル信号ＣＫＥ１が入力される。
【００８４】
クロックイネーブル信号ＣＫＥ１は、クロック信号ＣＬＫ１がＬレベルの時にスイッチ０を通過してラッチ回路１８でラッチされ、内部クロック制御信号ＩＣＣＳをＨレベルにする。内部クロック制御信号ＩＣＣＳのＨレベル信号は、ＮＡＮＤ回路１６に入力され、クロック信号ＣＬＫ２の出力を開始させる。
【００８５】
スイッチＳ１は、オーバーフロー時はｃ端子に接続されているので、クロック信号ＣＬＫ２の出力の開始と同時に内部クロック信号Ｉ−ＣＬＫの出力も開始され、コマンドラッチ回路２１に供給される。
【００８６】
このように本実施の形態の集積回路装置は、オーバーフロー時のパワーダウンイグジット時において、スイッチＳ２はａ端子に接続されている。このため、第２のラッチ回路であるラッチ回路１８は、第１のラッチ回路であるＣＫＥコマンドラッチ回路１３がクロックイネーブル信号ＣＫＥ０のＨレベル信号をクロック信号ＣＬＫ１の立ち上がりエッジのタイミングｔ３でラッチしたクロックイネーブル信号ＣＫＥ１を、クロック信号ＣＬＫ１の立ち下がりエッジのタイミングｔ４でラッチする。従って、内部クロック制御信号ＩＣＣＳは、オーバーフロー時に、非オーバーフロー時のタイミングより遅れてＨレベルとなるが、クロック信号ＣＬＫ２の出力は非オーバーフロー時と同じタイミングで開始される。従って、内部クロック信号Ｉ−ＣＬＫは、非オーバーフロー時よりも１クロック早く開始される。また、オーバーフロー時は、スイッチＳ１がｃ端子に接続されているため、クロック信号ＣＬＫ２がそのまま内部クロック信号Ｉ−ＣＬＫとして出力される。
【００８７】
一方、クロックイネーブル信号ＣＫＥ１のＨレベル信号は、パワーダウン制御信号ＰＤ２をＬレベルとしてスモールバッファ１２を非活性化する。このためクロックイネーブル信号ＣＫＥ２はＬレベルに復帰する。
【００８８】
【発明の効果】
以上説明した通り、本発明によれば、ＤＬＬ回路がオーバーフローした場合のパワーダウンエントリー時において、内部クロック信号は、非オーバーフロー時の内部クロック信号と同じタイミングで出力されるため、ＤＬＬ回路のオーバーフロー、非オーバーフローにかかわらず、常に安定した内部クロック信号を内部回路に供給することができる。
【００８９】
また、本発明によれば、ＤＬＬ回路がオーバーフローしている場合のパワーダウンエントリー時においても、コマンドラッチ回路がセルフリフレッシュコマンドを取り込むことができる内部クロック信号を供給することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態の集積回路装置の説明図である。
【図２】本発明の実施の形態の集積回路装置の構成図である。
【図３】入力バッファの回路図である。
【図４】パワーダウン制御回路の回路図である。
【図５】本発明の実施の形態のＣＫＥコマンドラッチ回路の回路図である。
【図６】スイッチＳ２の回路図である。
【図７】スイッチＳ０とラッチ回路１８の回路図である。
【図８】本発明の実施の形態のＤＬＬ回路の構成図である。
【図９】本発明の実施の形態の集積回路装置のタイムチャートである。
【図１０】従来の集積回路装置の構成図である。
【図１１】従来の集積回路装置のタイムチャートである。
【符号の説明】
１０、１１ 入力バッファ
１２ スモールバッファ
１３ コマンドラッチ回路
１４ パワーダウン制御回路
１５ 内部クロック発生回路
１６ ＮＡＮＤ回路
１７、１９ インバータ
１８ ラッチ回路
２０ ＤＬＬ回路
２１ コマンドラッチ回路
Claims (6)
- 外部クロック信号から第１のクロック信号を生成するクロック入力バッファと、
クロックイネーブル信号を前記第１のクロック信号の第１のエッジのタイミングで取り込む第１のラッチ回路と、
前記クロックイネーブル信号を前記第１のクロック信号の第１とは異なる第２のエッジのタイミングで取り込む第２のラッチ回路と、
前記第２のラッチ回路の出力信号に応答して、前記第１のクロック信号を通過又は阻止するゲート回路と、
前記ゲート回路の出力信号を遅らせて、前記外部クロック信号と所定の位相関係を有する遅延クロック信号を生成するＤＬＬ回路と、
前記ＤＬＬ回路がオーバーフローしていない第１の状態では、前記遅延クロック信号を内部クロック信号として選択し、前記ＤＬＬ回路がオーバーフローしている第２の状態では、前記ゲート回路の出力信号を内部クロック信号として選択して内部回路に供給する第１のスイッチ回路とを有する集積回路装置において、前記第１の状態では、前記クロックイネーブル信号を選択し、前記第２の状態では、前記第１のラッチ回路の出力信号を選択して前記第２のラッチ回路に供給する第２のスイッチ回路を有することを特徴とする集積回路装置。 - 請求項１において、
前記クロック入力バッファは、パワーダウンモード時に、前記クロックイネーブル信号に応答して非活性化されることを特徴とする集積回路装置。 - 請求項１において、
前記ＤＬＬ回路は、オーバーフロー時に、前記第１のスイッチ回路が前記ゲート回路の出力信号を選択し、前記第２のスイッチ回路が前記第１のラッチ回路の出力信号を選択するオーバーフロー信号を出力することを特徴とする集積回路装置。 - 請求項１において、
前記内部回路は、外部から供給されるコマンド信号を前記内部クロック信号に応答して取り込むコマンドラッチ回路を含むことを特徴とする集積回路装置。 - 請求項４において、
前記コマンドラッチ回路は、前記クロックイネーブル信号に応答して通常モードからパワーダウンモードに移行する場合に、セルフリフレッシュコマンドが適宜入力されることを特徴とする集積回路装置。 - 請求項１において、
更に、パワーダウン制御回路と、前記クロックイネーブル信号を取り込むクロックイネーブル入力バッファ及びスモールバッファとを有し、
前記パワーダウン制御回路の第１のパワーダウン制御信号は、前記クロック入力バッファ及び前記クロックイネーブル入力バッファを、通常モード時に活性化すると共にパワーダウンモード時に非活性化し、
前記パワーダウン制御回路の第２のパワーダウン制御信号は、前記スモールバッファを通常モード時に非活性化すると共に、パワーダウンモード時に活性化して前記クロックイネーブル信号を取り込むことを特徴とする集積回路装置。
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| US8918667B2 (en) * | 2009-01-12 | 2014-12-23 | Rambus Inc. | Mesochronous signaling system with core-clock synchronization |
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|---|---|
| JP2000100159A (ja) | 2000-04-07 |
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