KR100701705B1 - 반도체 메모리 장치의 셀프 리프레쉬 제어 회로 - Google Patents

반도체 메모리 장치의 셀프 리프레쉬 제어 회로 Download PDF

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Abstract

본 발명은 셀프 리프레쉬 모드에 사용되는 발진부의 전류 소모를 줄이기 위한 반도체 메모리 장치의 셀프 리프레쉬 제어 회로를 개시한다. 이 회로는, 셀프 리프레쉬 모드 동안 인에이블되어 인가되는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호(SELF_F)를 피드백받아서, 발진부(200)의 동작을 제어하는 발진 인에이블 신호(OSC_EN)와 분주부(300)의 리셋 동작을 제어하는 분주 리셋 신호(CRST)를 출력하는 제어부(100)를 포함한다.

Description

반도체 메모리 장치의 셀프 리프레쉬 제어 회로{SELF REFRESH CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부의 블럭도.
도 2는 종래 기술에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부의 동작을 나타내는 파형도.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로의 블럭도.
도 4는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부(100)의 회로도.
도 5는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 포함된 제어부(100)의 동작을 나타내는 파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 셀프 리프레쉬 모드 동작을 제어하기 위한 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에 관한 것이다.
일반적으로, DARM(Dynamic Random Access Memory)의 셀은 데이터를 써준 후 일정 시간이 지나면, 여러 가지 누설(leakage) 소스를 통해 데이터를 잃어버리므로, 그 전에 주기적으로 데이터를 다시 써주는 리프레쉬(refresh) 동작을 필요로 한다.
여기서, 리프레쉬 동작은 셀 트랜지스터를 턴 온시켜 그 안에 저장된 데이터를 비트 라인 쌍(pair)에 실은 후, 비트 라인 감지 증폭기를 통해 전원전압 레벨로 증폭시켜 셀에 데이터를 재저장(restore)하는 동작을 의미한다.
이러한 리프레쉬 동작은 크게 오토 리프레쉬 동작과 셀프 리프레쉬 동작으로 나누어진다.
우선, 오토(auto) 리프레쉬 동작은 데이터를 읽고 쓰는 일반 동작 사이에 외부 커맨드를 입력받아 한 워드 라인과 연결된 셀들의 데이터를 재저장하는 것으로서, 오토 리프레쉬 커맨드가 들어갈 때마다 하나의 워드 라인이 인에이블되어 리프레쉬 동작을 행하게 되므로 리프레쉬 회수와 시간에 대한 사양이 정해져 있다.
다음, 셀프(self) 리프레쉬 동작은 오토 리프레쉬와는 달리 클럭 인에이블 신호(CKE)를 '로우'로 떨어뜨려 다른 동작을 일체 하지 않고 오직 리프레쉬 동작만 수행하는 동작이다.
여기서, 셀프 리프레쉬 동작은 오토 리프레쉬와 같이 내부 카운터에서 보내주는 주소를 받아 수행한다. 하지만, 셀프 리프레쉬 동작에서 리프레쉬 주기는 오토 리프레쉬에 대한 사양을 따른 것이 아니라, 셀 트랜지스터가 가지는 데이터 리 텐션 타임(data retention time)에 따라 더 긴 주기를 가지고 리프레쉬를 수행하게 된다. 이는, 'IDD6'라는 스펙을 만족하기 위한 것으로서, 리프레쉬 동작 이후 가지는 스탠바이 시간이 길어질수록 더 좋은 'IDD6'를 얻을 수 있기 때문이다.
이와 같이, DARM에서는 셀 특성에 따른 셀프 리프레쉬 주기를 맞추기 위해, 발진부를 통하여 기본 주기를 생성한 후, 분주부를 통하여 상기 기본 주기를 분주하여 원하는 주기를 생성한다.
그리고, 종래에는 도 1에 도시된 제어부를 통하여 발진부와 분주부의 동작을 제어하였다. 이 제어부는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 펄스 신호(SELF_F)를 입력받아서 분주 리셋 신호(CRST)로 출력하는 분주 리셋 신호 발생부(10)와, 분주 리셋 신호(CRST)와 셀프 리프레쉬 신호(SREF)를 입력받아서 발진 인에이블 신호(OSC_EN)로 출력하는 제어 신호 발생부(20)로 구성된다.
여기서, 셀프 리프레쉬 신호(SREF)는 셀프 리프레쉬 모드 동안 인에이블되는 신호이고, 셀프 리프레쉬 펄스 신호(SELF_F)는 셀프 리프레쉬 주기마다 펄스를 발생하는 신호이며, 발진 인에이블 신호(OSC_EN)는 발진부(도시하지 않음)의 동작을 제어하기 위한 신호이다.
이와 같이, 종래에는 분주 리셋 신호(CRST)와 셀프 리프레쉬 신호(SREF)를 입력받는 제어 신호 발생부(20)를 통하여 발진 인에이블 신호(OSC_EN)를 출력한다. 이때, 분주 리셋 신호(CRST)는 분주부(도시하지 않음)의 리셋을 제어하기 위한 신호로 사용될 수 있다.
하지만, 종래에는 분주부의 리셋 동작을 제어하기 위한 분주 리셋 신호 (CRST)가 발진 인에이블 신호(OSC_EN)를 생성하는데 이용되므로, 셀프 리프레쉬 동작 이후 발진부를 제어할 수 없는 문제점이 있다.
이를 도 2를 참조하여 상세히 살펴보면, 분주 리셋 신호 발생부(10)에서 출력된 분주 리셋 신호(CRST)는 분주부의 리셋 동작을 제어하기 위한 신호로 사용될 수 있다.
하지만, 종래의 제어부는 셀프 리프레쉬 모드에서만 발진부가 동작하도록 하기 위해 도 1의 종래의 회로에서 셀프 리프레쉬 펄스 신호(SELF_F)를 받지 않고 접지(VSS)와 연결하면, 분주 리셋 신호(CRST)가 접지 레벨로 하강하여 셀프 리프레쉬 주기마다 분주 리셋 신호(CRST)가 뜨지 않는다. 따라서, 분주부가 리셋되지 않아 분주 카운터가 연산을 한 바퀴 돌아 지정한 분주로 돌아올 때까지 셀프 리프레쉬 펄스 신호(SELF_F)의 펄스가 뜨지 않게 된다.
즉, 종래에는 셀 트랜지스터의 데이터 리텐션 타임(retention time)에 맞추어 정해진 셀프 리프레쉬 주기에 따라 셀프 리프레쉬 동작을 행할 수 없는 문제점이 있다.
이와 같이, 분주 리셋 신호(CRST)를 이용하여 발진 인에이블 신호(OSC_EN)를 생성하는 종래의 회로에서는 간단한 신호변경을 통해 발진부만을 따로 제어할 수 없다.
다시 말해, 발진부는 셀프 리프레쉬 모드에서 셀프 리프레쉬 주기를 생성하기 위한 것 외에 다른 동작에 관여하지 않는다. 하지만, 종래의 회로에서는 분주 리셋 신호(CRST)를 이용하여 발진 인에이블 신호(OSC_EN)를 생성하므로, 셀프 리프 레쉬 동작 외에서도 발진부가 동작한다.
따라서, 종래에는 발진부가 셀프 리프레쉬 모드 외에서도 동작하여서 발진부의 동작에 따른 전류 소모가 큰 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행기술에 내재한 문제점을 해결하기 위해 창작된 것으로, 본 발명의 목적은 반도체 메모리 장치의 셀프 리프레쉬 동작을 제어함에 있어서, 발진부의 동작을 제어하여 전류 이득을 얻는 동시에 분주부의 리셋 동작도 제어하고자 함에 있다.
상기한 바와 같은 목적을 달성하기 위한 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는, 셀프 리프레쉬 모드 동안 인에이블 상태로 인가되는 셀프 리프레쉬 신호와 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호를 피드백받아, 발진 인에이블 신호와 분주 리셋 신호로 출력하는 제어부; 상기 발진 인에이블 신호에 응답하여 동작하며, 셀프 리프레쉬 구간의 기준이 되는 발진 신호를 출력하는 발진부; 상기 발진 신호를 분주하여 분주 신호로 출력하며, 상기 분주 리셋 신호에 의해 리셋되는 분주부; 및 상기 분주 신호를 이용하여 셀프 리프레쉬 동작을 시작하기 위한 타이밍을 나타내는 셀프 리프레쉬 펄스 신호를 출력하는 출력부;를 포함하는 것을 특징으로 한다.
상기 구성에서, 상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호를 입력받아 상기 분주 리셋 신호로 출력하는 분주 리셋 신호 발생부 와, 상기 셀프 리프레쉬 신호를 반전하여 상기 발진 인에이블 신호로 출력하는 제어 신호 발생부를 포함하는 것이 바람직하다.
상기 구성에서, 상기 제어부는 상기 셀프 리프레쉬 신호가 인에이블될 때에 상기 발진부를 동작시키기 위한 발진 인에이블 신호를 출력시키는 것이 바람직하다.
상기 구성에서, 상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호가 인에이블될 때에 상기 분주부를 리셋시키기 위한 상기 분주 리셋 신호를 출력하는 것이 바람직하다.
상기 구성에서, 상기 제어 신호 발생부는 상기 셀프 리프레쉬 신호를 반전하여 발진 인에이블 신호로 출력하는 인버터를 포함하는 것이 바람직하다.
상기 구성에서, 상기 분주 리셋 신호 발생부는, 상기 셀프 리프레쉬 신호를 지연시켜서 지연된 셀프 리프레쉬 신호로 출력하는 지연 수단; 상기 셀프 리프레쉬 신호를 반전 출력하는 제 1 인버터; 상기 제 1 인버터에서 출력된 신호와 셀프 리프레쉬 펄스 신호를 논리 조합하는 노아 게이트; 및 상기 노아 게이트에서 논리 조합된 신호를 반전시켜서 분주 리셋 신호로 출력하는 제 2 인버터;를 포함하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치에서 셀프 리프레쉬 동작을 제어하기 위한 셀프 리프레쉬 제어 회로의 블럭도이다.
도시된 바와 같이, 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 제어부(100), 발진부(200), 분주부(300), 및 출력부(400)를 포함한다.
여기서, 제어부(100)는 셀프 리프레쉬 모드 동안 인에이블 상태로 인가되는 셀프 리프레쉬 신호(SREF)와 출력부(400)에서 출력된 셀프 리프레쉬 펄스 신호(SELF_F)를 피드백받아, 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)로 출력한다.
또한, 발진부(200)는 발진 인에이블 신호(OSC_EN)에 응답하여 동작하며, 셀프 리프레쉬 구간 동안 기준이 되는 발진 신호(OSC_CLK)를 출력한다.
그리고, 분주부(300)는 발진 신호(OSC_CLK)를 분주하여 분주 신호(DV_CLK)로 출력하며, 분주 리셋 신호(CRST)에 의해 리셋된다.
아울러, 출력부(400)는 분주 신호(DV_CLK)를 이용하여 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호(SELF_F)를 출력한다.
이와 같은 구성을 갖는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 제어부(100)에서 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 생성하고, 이들 신호(OSC_EN,CRST)에 의하여 발진부(200)와 분주부(300)의 동작이 각각 제어된다. 이러한 제어부(100)의 구성을 상세히 살펴보면 아래와 같다.
도 4는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에서 제어부(100)의 구성을 설명하기 위한 회로도이다.
도시된 바와 같이, 제어부(100)는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 펄스 신호(SELF_F)를 입력받아 분주 리셋 신호(CRST)를 출력하는 분주 리셋 신 호 발생부(110)와, 셀프 리프레쉬 신호(SREF)를 반전하여 발진 인에이블 신호(OSC_EN)를 출력하는 제어 신호 발생부(120)를 포함한다.
여기서, 분주 리셋 신호 발생부(110)는 셀프 리프레쉬 신호(SREF)를 입력받아 지연된 셀프 리프레쉬 신호(SREFD)로 출력하는 지연부(111), 지연부(111)에 의해 지연된 셀프 리프레쉬 신호(SREFD)를 반전 출력하는 인버터(112), 인버터(112)에서 출력된 신호와 셀프 리프레쉬 펄스 신호(SELF_F)를 노아 조합하는 노아 게이트(113), 및 노아 게이트(113)에서 출력된 신호를 반전시켜서 분주 리셋 신호(CRST)로 출력하는 인버터(114)를 포함한다.
또한, 제어 신호 발생부(120)는 셀프 리프레쉬 신호(SREF)를 반전시켜서 발진 인에이블 신호(OSC_EN)로 출력하는 인버터(121)를 포함한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로에서 제어부(110)의 동작을 나타내는 파형도이다.
이하, 도 4 및 도 5를 참조하여 제어부(110)의 동작을 상세히 살펴보기로 한다.
우선, 분주 리셋 신호 발생부(110)에서, 지연부(111)는 셀프 리프레쉬 모드 동안 인에이블되는 셀프 리프레쉬 신호(SREF)를 지연시켜서 지연된 셀프 리프레쉬 신호(SREFD)로 출력한다. 그리고 나서, 인버터(112)는 지연된 셀프 리프레쉬 신호(SREFD)를 반전한다.
이후, 노아 게이트(113)는 인버터(112)의 출력 신호와 셀프 리프레쉬 주기를 알리기 위한 셀프 리프레쉬 펄스 신호(SELF_F)를 노아 조합한다. 그리고 나서, 인 버터(114)는 노아 게이트(113)의 출력 신호를 반전시켜서 분주 리셋 신호(CRST)로 출력한다.
여기서, 분주 리셋 신호(CRST)는 분주부(300)를 셀프 리프레쉬 모드가 끝날 때 리셋시키기 위한 신호이며, 분주 리셋 신호(CRST)가 인에이블, 즉, 하이 레벨일 때 분주부(300)가 리셋된다.
이어서, 제어 신호 발생부(120)에서, 인버터(121)는 셀프 리프레쉬 신호(SREF)를 반전시켜서 발진 인에이블 신호(OSC_EN)로 출력한다.
여기서, 발진 인에이블 신호(OSC_EN)는 발진부(200)를 셀프 리프레쉬 모드에서만 동작시키기 위한 신호이며, 발진 인에이블 신호(OSC_EN)가 인에이블, 즉, 로우 레벨일 때 발진부(200)가 동작한다.
이와 같이, 제어부(110)는 발진 인에이블 신호(OSC_EN)를 생성하여 발진부(200)가 셀프 리프레쉬 모드에서만 동작하도록 제어하고, 분주 리셋 신호(CRST)를 생성하여 분주부(300)의 리셋 동작을 제어한다.
즉, 발진 인에이블 신호(OSC_EN)는 셀프 리프레쉬 신호(SREF)가 하이 레벨 상태인 동안 로우 레벨 상태로 유지되며, 발진 인에이블 신호(OSC_EN)가 로우 레벨 상태일 때만 발진부(200)가 동작한다.
또한, 분주 리셋 신호(CRST)는 셀프 리프레쉬 신호(SREF)와 셀프 리프레쉬 펄스 신호(SELF_F)가 하이 레벨 상태인 동안 하이 레벨 상태로 유지되며, 분주 리셋 신호(CRST)가 하이 레벨 상태일 때만 분주부(300)가 리셋된다.
이러한 제어부(110)의 동작을 거쳐, 발진부(200)는 발진 인에이블 신호 (OSC_EN)를 입력받아서 발진 신호(OSC_CLK)로 출력하고, 이후, 분주부(300)는 발진 신호(OSC_CLK)를 입력받아서 분주 신호(DV_CLK)로 출력한다.
그 후, 출력부(400)는 분주 신호(DV_CLK)를 입력받아 셀프 리프레쉬 펄스 신호(SELF_F)로 출력한다. 이때, 셀프 리프레쉬 펄스 신호(SELF_F)는 셀프 리프레쉬 구간 내에서 일정한 시간마다 펄스를 발생하며, 이 셀프 리프레쉬 펄스 신호(SELF_F)가 반도체 메모리 셀로 입력되어 반도체 메모리 셀의 리프레쉬 동작을 진행시킨다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 제어부(110)를 통하여 발진부(200)가 셀프 리프레쉬 구간 동안만 동작시키는 동시에, 분주부(300)의 리셋 동작을 제어한다.
다시 말해, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 분리하여 생성하고, 생성된 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 이용하여 발진부(200)와 분주부(300)의 동작을 각각 제어한다.
따라서, 본 발명에 따른 반도체 메모리 장치의 셀프 리프레쉬 제어 회로는 분리 생성된 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)에 의해 발진부(200)를 셀프 리프레쉬 구간 동안만 동작시켜 발진부(200)의 소모 전류를 감소시키는 동시에, 분주부(300)의 리셋 동작도 제어하는 효과가 있다.
본 발명에 상기한 바와 같은 구성에 따라, 반도체 메모리 장치의 셀프 리프 레쉬 제어 회로에서, 제어부(100)를 통해 발진 인에이블 신호(OSC_EN)와 분주 리셋 신호(CRST)를 분리하여 생성함으로써, 발진부(200)를 제어하여 소모 전류를 감소시키는 동시에 분주부(300)의 리셋 동작을 제어하는 효과가 있다.
본 발명을 특정 실시 예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업자는 용이하게 알 수 있다.

Claims (6)

  1. 셀프 리프레쉬 모드 동안 인에이블 상태로 인가되는 셀프 리프레쉬 신호와 셀프 리프레쉬 주기마다 펄스를 발생하는 셀프 리프레쉬 펄스 신호를 피드백받아, 발진 인에이블 신호와 분주 리셋 신호로 출력하는 제어부;
    상기 발진 인에이블 신호에 응답하여 동작하며, 셀프 리프레쉬 구간의 기준이 되는 발진 신호를 출력하는 발진부;
    상기 발진 신호를 분주하여 분주 신호로 출력하며, 상기 분주 리셋 신호에 의해 리셋되는 분주부; 및
    상기 분주 신호를 이용하여 상기 셀프 리프레쉬 펄스 신호를 출력하는 출력부;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호를 입력받아 상기 분주 리셋 신호로 출력하는 분주 리셋 신호 발생부와, 상기 셀프 리프레쉬 신호를 반전하여 상기 발진 인에이블 신호로 출력하는 제어 신호 발생부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  3. 제 2 항에 있어서,
    상기 제어부는 상기 셀프 리프레쉬 신호가 인에이블될 때에 상기 발진부를 동작시키기 위한 발진 인에이블 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  4. 제 2 항에 있어서,
    상기 제어부는 상기 셀프 리프레쉬 신호와 상기 셀프 리프레쉬 펄스 신호가 인에이블될 때에 상기 분주부를 리셋시키기 위한 상기 분주 리셋 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  5. 제 2 항에 있어서,
    상기 제어 신호 발생부는 상기 셀프 리프레쉬 신호를 반전하여 발진 인에이블 신호로 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
  6. 제 2 항에 있어서,
    상기 분주 리셋 신호 발생부는,
    상기 셀프 리프레쉬 신호를 지연시켜서 지연된 셀프 리프레쉬 신호로 출력하는 지연 수단;
    상기 셀프 리프레쉬 신호를 반전 출력하는 제 1 인버터;
    상기 제 1 인버터에서 출력된 신호와 셀프 리프레쉬 펄스 신호를 논리 조합 하는 노아 게이트; 및
    상기 노아 게이트에서 논리 조합된 신호를 반전시켜서 분주 리셋 신호로 출력하는 제 2 인버터;를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 셀프 리프레쉬 제어 회로.
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