JP3703517B2 - 同期型半導体記憶装置及び内部昇圧電源電圧発生装置 - Google Patents
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Description
【産業上の利用分野】
この発明は、同期型半導体記憶装置に関するものであり、特にその内部昇圧電源電圧発生装置および、高速アクセス技術に関するものである。
【0002】
【従来の技術】
近年のマイクロプロセッサ(以後、MPUと称す)の高速化に伴い、主記憶として用いられるダイナミックRAM(以後、DRAMと称す)のアクセスタイム及びサイクルタイムがボトルネックとなって、システム全体の性能を落とすということがよく言われている。この対策として、システムの性能を向上させるために、DRAMとMPUの間に、SRAMからなるキャッシュメモリと呼ばれる高速メモリを置く手段がよく取られるが、SRAMはDRAMに比べて高価なため、パーソナルコンピュータなどの比較的安価な装置には適していない。このため、安価なDRAMを用いてなおかつシステムの性能を向上させることが求められている。
【0003】
これに対する1つの解決方法として、DRAMをシステムクロックに同期させて連続した数ビット(例えば8ビット)に高速アクセスすることが可能な、同期型DRAM(SynchronousDRAM。以後、SDRAMと称す。)と呼ばれるものが提案されている。以下、この動作について簡単に説明する。
【0004】
図13〜図15に、SDRAMの標準的なタイミングチャートを示す。従来のDRAMでは、/RAS,/CASというコントロールピンに同期してアドレス及び入力データなどを取り込んで動作させていたのに対し、SDRAMでは、システムクロック信号CLKの立ち上がりエッジで/RAS,/CAS、アドレス,データなどを取り込み、動作させる。このように、外部クロック(CLK)に同期させることの利点は、アドレスなどのスキュー(タイミングのずれ)によるデータ入出力のマージンを確保せずにすみ、サイクルタイムを高速化できること等があげられる。また、システムによっては、連続した数ビットにアクセスする頻度が高い場合があり、この連続アクセスタイムを高速にすることによって、平均アクセスタイムをSRAMに匹敵させることができる。
【0005】
図13〜図15に示すように、システムクロック信号CLK(以後、単にクロック信号CLKと称す)の立ち上がりエッジで、外部からの制御信号(ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、アドレス信号、データ等)が取り込まれる。アドレス信号(A0〜A10)は、行アドレス信号Xと列アドレス信号Yとが時分割的に多重化されて与えられる。ロウアドレスストローブ信号/RASがクロック信号CLKの立ち上がりエッジにおいて活性状態の“L”レベルにあれば、そのときのアドレス信号が行アドレス信号Xとして取り込まれる。
【0006】
その後、コラムアドレスストローブ信号/CASがクロック信号CLKの立ち上がりエッジにおいて活性状態の“L”レベルにあれば、そのときのアドレス信号が列アドレス信号Yとして取り込まれる。この取り込まれた行アドレス信号Xおよび列アドレス信号Yに従って、SDRAM内において行および列の選択動作が実施される。行アドレスストローブ信号/RASが“L”レベルに立ち下がってから所定のクロック期間(図13〜図15においては、6クロックサイクル)が経過した後、最初の8ビットデータQ0が出力される。以降、クロック信号CLKの立ち上がりに応答して、データが順次に出力される。
【0007】
書き込み動作時においては、行アドレス信号Xの取り込みは、データ読み出し時と同様である。クロック信号CLKの立ち上がりエッジにおいて、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがともに活性状態の“L”レベルにあるならば、列アドレス信号Yが取り込まれるとともに、そのときに与えられていたデータD0が最初の書き込みデータとして取り込まれる。これらの信号/RASおよび/CASの立ち下がりに応答して、SDRAM内部においては、行および列選択動作が実行される。クロック信号CLKに同期して順次に入力データD1,…,D7が取り込まれ、順次メモリセルにこの取り込まれた入力データが書き込まれる。
【0008】
SDRAMにおいては、内部のデータ転送速度の向上のために、図16に示すようなパイプライン方式が採用されている。ステージ1はアドレスバッファからリード・レジスタまでであり、ステージ2はリード・レジスタから出力バッファの側に置かれたラッチまでであり、ステージ3は出力バッファである。これらのステージ1〜3中、ステージ1が最も長いステージになるが、メモリアレイからリード・レジスタまでデータを並列に転送するため、ここに複数CLK周期を割り当てることが可能であり、CLK周波数を落とすことなくレイテンシを増やすだけでリード・レジスタから出力まで容易にパイプライン動作が行える。
【0009】
図17のブロック図及び図18のタイミングチャートは、レイテンシ(コラムアドレスが確定してからデータが出力されるまでのCLKサイクル数)=4、バースト長(連続して読み書きされるビット数)=4の読み出しパスを示している。コラムアクセスが開始すると、コラム選択線(CSL)、プリアンプイネーブル信号(PAE)が活性化され、メモリアレイからリード・レジスタにパラレルデータが一度に転送される。そして、パラレルデータはシリアルデータに変換され、リード・レジスタからデータ出力まではパイプライン動作が行なわれる。すなわち、コラムアクセスが開始してから次のクロック信号CLKをトリガにして内部アドレスのバーストアドレスを発生し、更に次のクロック信号CLKをトリガにしてデータが出力される。
【0010】
さらに高速なデータ出力の手段として、供給された内部昇圧電源電圧を出力最終段のNチャネルトランジスタのゲートに入力し、データアクセス時間を高速化している。また、電源電圧Vccのみで動作するNチャネルトランジスタの出力バッファでは、Nチャネルトランジスタの閾値Vthのために出力データが(Vcc−Vth)となり、電源電圧Vccの低電圧化が進むと出力データが高レベルの閾値レベルに達しないという問題が生じる。したがって、出力バッファに内部昇圧電源電圧を供給することで、出力データのNチャネルトランジスタの閾値損失の補償もしている。
【0011】
【発明が解決しようとする課題】
SDRAMのような高速同期型DRAMでは、出力データが100MHz以上の外部クロックに同期してバースト出力するので、かなり安定した内部昇圧電源電圧が必要となる。
【0012】
ところが、従来の内部昇圧電源電圧は、内部のオシレータで生成されている。内部のオシレータはある一定周期で動作するので、生成される内部昇圧電源電圧は外部クロックに対して常に安定しているわけではない。さらに内部昇圧電源電圧の供給能力が小さい場合には、長期の連続データ出力が続くと、内部昇圧電源電圧レベルが徐々に低くなりデータのアクセス時間が遅くなってしまうという問題が生じる。この場合、内部のオシレータの周期を短くして供給能力を増やしても、データ出力の周期が内部のオシレータの周期よりも長くなった場合には、却って余分な消費電流が増えてしまうという不都合が生じる。
【0013】
本発明は上記のような問題点を解消するためになされたものであり、長期の連続データ出力時においても、安定したデータ出力を補償するような高い供給能力を持ち、しかも消費電力の少ない内部昇圧電源電圧発生装置を同期型半導体記憶装置内に提供することを目的としている。
【0014】
【課題を解決するための手段】
請求項1に係る発明は、パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、前記出力段の前ステージに於ける前記リードデータの信号変化をトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を備えたものである。
【0015】
請求項2に係る発明では、請求項1記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化に応じて、前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力する。
【0016】
請求項3に係る発明では、請求項2記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化毎に前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、前記パルスの入力に応じて、前記電源電圧レベルを(2×前記電源電圧−前記閾値)で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを備えている。
【0017】
請求項4に係る発明は、パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、前記出力段の前ステージに於ける前記リードデータの信号変化の内で前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を備えたものである。
【0018】
請求項5に係る発明では、請求項4記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段が、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化に応じて前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力するものとしている。
【0019】
請求項6に係る発明は、請求項5記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段が、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化が入力したときのみ、前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、前記パルスの入力に応じて、前記電源電圧レベルを(2×前記電源電圧−前記閾値)で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを備えたものである。
【0020】
請求項7に係る発明は、2以上の語構成を有し、パイプライン動作を行う同期型半導体記憶装置において、各出力段毎に、当該出力段の前ステージに於けるリードデータの信号変化に応じて内部昇圧電源電圧を発生させ、その内部昇圧電源電圧を当該出力段の出力バッファに供給する内部昇圧電源電圧発生手段を設けたものである。
【0021】
請求項8に係る発明では、請求項7記載の同期型半導体記憶装置における前記内部昇圧電源電圧発生手段の各々は、対応する前記リードデータの信号変化の内で対応する前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをそのトリガーとして、対応する前記内部昇圧電源電圧を発生させるものである。
【0022】
請求項9に係る発明は、請求項7又は請求項8記載の同期型半導体記憶装置において、前記内部昇圧電源電圧発生手段の各々の出力に接続される容量を共通化したものである。
【0023】
請求項10に係る発明は、パイプライン動作を行ってリードデータを少なくとも一つの出力段の出力バッファより出力する同期型半導体記憶装置において用いられ、前記出力バッファに内部昇圧電源電圧を供給する内部昇圧電源電圧発生装置であって、前記出力段に入力する前の段階での前記リードデータの信号変化に応じて内部昇圧電源電圧を発生させるものである。
【0024】
請求項11に係る発明は、請求項10記載の内部昇圧電源電圧発生装置において、前記リードデータの信号変化を、前記出力バッファより出力されるデータがローレベルからハイレベルへと変化する際の対応するリードデータの信号変化のみに限定したものである。
【0025】
【作用】
請求項1記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、出力段の前ステージに於けるリードデータの信号変化をそのトリガーとして内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【0026】
請求項2記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、前ステージのリードデータの信号変化に応じて、電源電圧レベルを出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電圧として出力する。これにより、出力バッファは、上記閾値分の損失を受けることのないデータを安定して出力する。
【0027】
請求項3記載の同期型半導体記憶装置では、データ信号変化検知器回路は、リードデータの信号変化が入力する毎にパルスを発生させ、そのパルスをチャージポンプ回路に出力する。チャージポンプ回路は、入力したパルスが与える電源電圧レベルを(2×電源電圧−閾値)で与えられるレベルまで昇圧して、その昇圧後の電圧を内部昇圧電源電圧として出力バッファに供給する。
【0028】
請求項4記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、ローレベルからハイレベルへと変化する出力データに対応した前ステージのリードデータの信号変化をそのトリガーとして受けて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【0029】
請求項5記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段は、ローレベルからハイレベルへと変化する出力データに対応した前ステージのリードデータの信号変化の入力に対してのみ、電源電圧レベルを出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで昇圧し、昇圧後の電圧を内部昇圧電源電圧として出力する。これにより、出力バッファは、上記閾値分の損失を受けることなく、ローレベルからハイレベルへと変化する出力データを安定して出力する。
【0030】
請求項6記載の同期型半導体記憶装置では、データ信号変化検知器回路は、ローレベルからハイレベルへと変化する出力データに対応したリードデータの信号変化の入力を受けて、パルスをチャージポンプ回路に出力する。チャージポンプ回路は、入力したパルスが与える電源電圧レベルを(2×電源電圧−閾値)で与えられるレベルまで昇圧して、その昇圧後の電圧を内部昇圧電源電圧として出力バッファに供給する。
【0031】
請求項7記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段の各々は、リードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【0032】
請求項8記載の同期型半導体記憶装置では、内部昇圧電源電圧発生手段の各々は、出力データをローレベルからハイレベルへと変化させるリードデータが出力段に入力する前の段階で、当該リードデータの信号変化をそのトリガーとして内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【0033】
請求項9記載の同期型半導体記憶装置では、各容量の和が各内部昇圧電源電圧発生手段の実際の容量となり、大容量化される。
【0034】
請求項10記載の内部昇圧電源電圧発生装置は、リードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させて出力バッファに供給する。
【0035】
請求項11記載の内部昇圧電源電圧発生装置は、出力データをローレベルからハイレベルへと変化させるリードデータが出力段に入力する前の段階で、当該リードデータの信号変化に応じて内部昇圧電源電圧を発生させ、それを出力バッファに供給する。
【0036】
【実施例】
この発明は、パイプライン動作を行なう同期型半導体記憶装置において、データ出力段の前ステージのリードデータを利用して、出力段用の内部昇圧電源電圧を発生させることとしている。以下、各実施例について詳述する。
【0037】
(実施例1)
図1のブロック図に、本発明に係る同期型半導体記憶装置において用いられる内部昇圧電源電圧の発生構成の第1の実施例を示す。その他の構成は、従来技術で述べたのと同一である。図1は、リード時のコラムアドレス入力からデータ出力までのアクセスパスを示している。1はアドレスバッファを、2はコラムデコーダを、3はセンスアンプを、4はリード・レジスタを、5はデータバスないしはリードバスを、6はラッチを、7は内部昇圧電源電圧発生装置を、8は出力段を、9はバースト・アドレス・カウンタを、10はDOT信号発生回路を、ext.Addressは外部アドレス信号を、int.CLKはシステムクロック信号より生成された内部クロック信号を、Qはデータ出力を、DOTはデータ出力トリガー信号を、CSLはコラム選択線を、Vppは内部昇圧電源電圧を、PAEはリード・レジスタ4内部のアンプをイネーブルとするためのプリアンプイネーブル信号を、それぞれ示す。
【0038】
まず、ステージ1で、外部アドレス信号ext.Addressが与えるコラムアドレスをアドレスバッファ1に取り込み、それをコラムデコーダ2でデコードすることによりコラム選択線CSLが選択され、その結果、センスアンプ3を介してデータがリード・レジスタ4に転送される。
【0039】
次にステージ2で、バースト・アドレス・カウンタ9により生成された内部バーストアドレスRYiによって、リード・レジスタ4から順次にデータがリードバス(データバス)5に伝達される。
【0040】
最後のステージ3では、ラッチ6を経て出力段8からデータが出力される。
【0041】
図1の内部昇圧電源電圧発生装置7は出力段8内の出力バッファに内部昇圧電源電圧Vppを供給するものであって、その内部にチャージポンプ回路を有しており、当該チャージポンプ回路はステージ2におけるリードデータの信号変化をトリガーにして動作する。
【0042】
図2に、第1の実施例のタイミングチャートを示す。同図中、外部クロックext.CLKはシステムクロック信号を示す。時刻T1においてコラムアクセスが開始してから、時刻T3におけるシステムクロック信号ext.CLKをトリガにして内部アドレスのバーストアドレスRYiを発生し、リードバス5にリードデータR1が伝達される。更に時刻T4におけるシステムクロック信号ext.CLKをトリガにしてデータ出力トリガー信号DOTが発生し、データQ1が出力される。以後、同様にしてデータQ2,Q3,Q4が順次に出力される。その際、内部昇圧電源電圧Vppは、リードバス5に伝達されるリードデータ(R1、R2、R3、R4)の信号変化をトリガーにして発生され、出力段8の出力バッファに供給される。
【0043】
図3は内部昇圧電源電圧発生装置7の構成図を示しており、当該装置7はデータ信号変化検知器回路11及びチャージポンプ回路12から構成されている。又、図4は、出力段8内の出力バッファの構成図を示している。同図中、13はレベルシフタ、14は遅延段、15はPチャネルトランジスタ、16,N1及びN2の各々はNチャネルトランジスタ、入力INはラッチ6から出力されたリードデータである。
【0044】
更に図5に、出力バッファ内のレベルシフタ13の具体的な構成図を示す。同図中、17はインバータ、18及び21はNチャネルトランジスタ、19及び20はPチャネルトランジスタである。
【0045】
図4のレベルシフタ13は、リードデータの“H”レベルを、電源電圧レベル(Vcc)から内部昇圧電源電圧レベルVppへ変換する。即ち、図5において、電源電圧レベル(Vcc)から“L”レベルへと変化するリードデータINが入力すると、両トランジスタ18,20がオンからオフへ変わり、他方、両トランジスタ21,19がオンする結果、“L”レベルのデータが出力される。従って、図4のPチャネルトランジスタ15がオンし、他方、Nチャネルトランジスタ16がオフして、出力バッファの最終段のNチャネルトランジスタN1のゲートには内部昇圧電源電圧レベル(Vpp)が印加されることとなる。これにより、高速なデータ出力及び、NチャネルトランジスタN1の閾値電圧分の損失を補償することができる。逆に、“L”レベルから電源電圧レベル(Vcc)へと変化するリードデータINが入力するときは、図5の両トランジスタ18,20がオンし、両トランジスタ21,19がオフする結果、レベルシフタ13の出力は内部昇圧電源電圧(Vpp)レベルまで昇圧する。このときは、図4のNチャネルトランジスタ16及びN2がオンする結果、出力データQは“L”レベルとなる。
【0046】
図6に、図3のチャージポンプ回路12の一実施例の構成図を示す。同図中、22はインバータ、23〜25の各々はキャパシタ、26〜29の各々はNチャネルトランジスタ、IN6は図3のデータ信号変化検知器回路11の出力である。
【0047】
又、図7に、チャージポンプ回路12の動作波形図を示す。図7中、Vthは各Nチャネルトランジスタの閾値電圧である。
【0048】
図7に示すように、チャージポンプ回路12の動作安定状態では、ノード601が(Vcc−Vth)から(2Vcc−Vth)にあり、ノード602及び603が共にVccから2Vccにあるので、その出力である内部昇圧電源電圧Vppのレベルは(2Vcc−Vth)の電位レベルで安定する。よって、チャージポンプ回路12は、入力IN6の立ち上がり応じて、(Vcc+Vth)以上のレベル、即ち(2Vcc−Vth)のレベルを有する内部昇圧電源電圧Vppを、図1の出力段8に供給することができる。
【0049】
図8は、図3に示したデータ信号変化検知器回路11の具体的一実施例を示す。同回路11は、遅延段30とEx.ORゲート31とを有する。入力IN8は、リードデータである。遅延段30は、出力信号OUT8のパルス幅を決めるものである。同回路11は、入力IN8がレベル変化をおこす毎に、1パルスを出力信号OUT8として出力する。
【0050】
図6に示したチャージポンプ回路12の入力IN6には、データ信号変化検知器回路11の出力信号OUT8が入力され、チャージポンプ回路12が動作する。したがって、ステージ2において、データバス上のリードデータが変化する毎にデータ信号変化検知器回路11が1パルスを出力し、その1パルス(OUT8)を受けてチャージポンプ回路12は動作して内部昇圧電源電圧Vppを発生させ、ステージ3において出力段8が上記リードデータの信号変化を受けて動作する以前に、出力段8内の出力バッファへ、チャージポンプ回路12は内部昇圧電源電圧Vppを供給することができる。
【0051】
また、連続して同じデータが続く場合には、出力段8の出力バッファが動作しないので、チャージポンプ回路を動作させる必要がなく、実際その場合には、図6のチャージポンプ回路12は動作しない。これにより、長期の連続したデータ出力に対しても、安定したアクセスタイムを維持することができる。
【0052】
図1の実施例ではステージ数が3の場合を述べているが、ステージ数は3以上に分割されていてもよく、この場合内部昇圧電源電圧は出力段のステージのよりも前のいずれかのステージのリードデータの変化をトリガーにして発生するように構成することが出来る。
【0053】
(実施例2)
第1の実施例では、ステージ2におけるリードデータの信号変化をトリガーにしてチャージポンプ回路を動作させていたが、図4に示しているように、出力段で内部昇圧電源電圧Vppが消費されるのは、“L→H”へと変化するデータを出力するときのみである。
【0054】
そこで、図9のタイミングチャートに示すような第2の実施例が考えられる。即ち、図9に示すように、“L→H→L→H”と変化するデータ出力(Q1〜Q4)に対して、内部昇圧電源電圧Vppは、“L→H”のデータ出力を与えるステージ2のリードデータ(図9のR2及びR4)のみをトリガーとして発生される。“L”レベルのデータ出力時は出力バッファにおいて内部昇圧電源電圧Vppが消費されないので(図4でN1がオフ、N2がオン)、チャージポンプ回路を動作させなくても、内部昇圧電源電圧Vppは安定した値を保つ。従って、図1の内部昇圧電源電圧発生装置7を、“H”レベルのデータQが出力するときにのみそのチャージポンプ回路を動作させるような構成とするならば、内部昇圧電源電圧発生装置7の消費電流を低減させる効果が得られる。
【0055】
図10は、上記内部昇圧電源電圧発生装置7を構成するデータ信号変化検知器回路11Aの具体的一実施例を示す。同図において、32及び34はインバータ、33は遅延段、35はANDゲートである。なお、上記内部昇圧電源電圧発生装置7のチャージポンプ回路は、図6に示したものと同じ構成でも良い。
【0056】
図10のデータ信号変化検知器回路11Aは、リードデータである入力信号IN10が“H→L”へ変化する時のみ、1パルスを出力する。そのときのパルス幅は、遅延段33の遅延時間により定まる。従って、このデータ信号変化検知器回路11Aにステージ2のデータ(=/Q:Qの反転)を入力し、データ信号変化検知器回路11Aの出力信号OUT10を図7のチャージポンプ回路12に供給することで、内部昇圧電源電圧発生装置7は、“L→H”のデータ出力時にのみ内部昇圧電源電圧Vppを発生させることができる。これにより、内部昇圧電源電圧発生装置7の低消費電力化が図られる。
【0057】
(実施例3)
図11は、第3の実施例の特徴部を示す。同図は、語構成が(n+1)である同期型半導体記憶装置の各出力ピンDQ0〜DQnの出力段側の構成を示している。上記同期型半導体記憶装置は第1の実施例で述べたようなパイプライン動作を行い、各出力ピンDQ0〜DQnの出力段80〜8nに、上記ステージ2のリードバス50〜5n上のリードデータの信号変化をトリガーとする内部昇圧電源電圧発生装置70〜7nがそれぞれ備えられている。
【0058】
図11における各出力段80〜8nの内部昇圧電源電圧発生装置70〜7nは、第2の実施例と同じ構成になっている。すなわち、出力段が“L→H”に遷移するデータを出力するときにのみ、チャージポンプ回路を動作させることとしており、これによって消費電流が削減される効果が得られる。
【0059】
(実施例4)
図12は、第4の実施例に係る同期型半導体記憶装置の特徴部を示す。この第4の実施例の同期型半導体記憶装置は、第1の実施例で述べたようなパイプライン動作を行う同期型半導体記憶装置の各出力ピンDQ0〜DQnの構成を示している。各出力段80〜8n毎に設けられた内部昇圧電源電圧発生装置70〜7nの構成は、第3の実施例と同じである。従って、各内部昇圧電源電圧発生装置80〜8nで生じる消費電力は低減化されている。
【0060】
図12の容量C1(C10〜C1n)は、内部昇圧電源電圧Vppを蓄積させるものである。そして、各出力バッファ用の内部昇圧電源電圧の各容量C10〜C1nは、それぞれ接続されて共通化されている。各内部昇圧電源電圧発生装置に一つの容量C1だけが付加されている場合よりも、本実施例のように(n+1)倍の容量が付加されている方が内部昇圧電源電圧Vppは安定になる。したがって、本実施例では、個々の容量を共通化し大容量化することにより、内部昇圧電源電圧を安定にさせる効果がある。
【0061】
以上のように、各実施例1〜4によれば、出力バッファ用の安定な内部昇圧電源電圧Vppが得られ、出力データの高速化及び“H”レベルの補償を達成することができる。更に、実施例2,3,4によれば、内部昇圧電源電圧生成時における消費電力を小さくすることができるという利点も得られる。加えて、実施例4によれば、内部昇圧電源電圧の各容量を共通化して大容量にすることができ、その結果、内部昇圧電源電圧を安定化させることができる利点もある。
【0062】
【発明の効果】
請求項1に係る発明によれば、出力バッファ用の安定した内部昇圧電源電圧を得ることができ、安定した高速データ出力を可能とすることができる。特に、長期の連続したデータ出力に対しても、安定したアクセスタイムを維持することが可能となる。
【0063】
請求項2に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【0064】
請求項3に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【0065】
請求項4に係る発明によれば、出力バッファ用の安定した内部昇圧電源電圧を得ることができ、安定した高速データ出力を可能とすることができると共に、特に、ローレベルからハイレベルへのデータ出力時にのみ内部昇圧電源電圧を発生させることができるので、内部昇圧電源電圧発生時における消費電力を低減させることができる効果がある。
【0066】
請求項5に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【0067】
請求項6に係る発明によれば、出力バッファの最終段のトランジスタの閾値分による出力データの損失を補償することができる。
【0068】
請求項7に係る発明によれば、各出力段毎に、安定した内部昇圧電源電圧を発生させる内部昇圧電源電圧発生手段を設けることができ、複数の語構成の同期型半導体記憶装置においても、出力データの高速化及び長期の連続したデータ出力に対するアクセスタイムの安定化を実現することが可能となる。
【0069】
請求項8に係る発明によれば、複数の語構成の同期型半導体記憶装置においても、内部昇圧電源電圧発生時における消費電力の低減化を実現することができる。
【0070】
請求項9に係る発明によれば、内部昇圧電源電圧をより一層安定化させることができる。
【0071】
請求項10に係る発明によれば、データ出力に対して安定した内部昇圧電源電圧を発生させて同期型半導体記憶装置に供給することが可能な内部昇圧電源電圧発生装置を実現することができる。
【0072】
請求項11に係る発明によれば、ローレベルからハイレベルへ変化するデータを出力する時にだけ必要な内部昇圧電源電圧を同期型半導体記憶装置に供給し、それ以外のときには内部昇圧電源電圧を発生させないので、内部昇圧電源電圧発生装置の低消費電力化を図ることができる。
【図面の簡単な説明】
【図1】 本発明における同期型半導体記憶装置の内部昇圧電源電圧の発生構成の一実施例を示す構成図である。
【図2】 本発明による内部昇圧電源電圧の発生動作の一実施例を説明するタイミング図である。
【図3】 本発明における内部昇圧電源電圧発生装置の一実施例を示す構成図である。
【図4】 出力バッファ回路の具体的構成を示す図である。
【図5】 レベルシフタ回路の具体的構成を示す図である。
【図6】 チャージポンプ回路の具体的構成を示す図である。
【図7】 チャージポンプ回路の動作を示す信号波形図である。
【図8】 本発明におけるデータ信号変化検知回路の一実施例を示す構成図である。
【図9】 本発明による内部昇圧電源電圧の発生動作の他の一実施例を説明するタイミングチャートである。
【図10】 本発明におけるデータ信号変化検知器回路の他の一実施例を示す構成図である。
【図11】 本発明における内部昇圧電源電圧の発生構成の他の一実施例を示す構成図である。
【図12】 本発明における内部昇圧電源電圧の発生構成のさらに他の一実施例を示す構成図である。
【図13】 SDRAMの標準的な動作を説明するタイミングチャートである。
【図14】 SDRAMの標準的な動作を説明するタイミングチャートである。
【図15】 SDRAMの標準的な動作を説明するタイミングチャートである。
【図16】 SDRAMのパイプライン方式を示す構成図である。
【図17】 SDRAMのパイプライン方式を示す構成図である。
【図18】 SDRAMのパイプライン動作を説明するタイミングチャートである。
【符号の説明】
4 リードレジスタ、6 ラッチ、7 内部昇圧電源電圧発生装置、8 出力段、Q データ出力、DQ 出力ピン、Vpp 内部昇圧電源電圧、11 データ信号変化検知器回路、12 チャージポンプ回路、13 レベルシフタ、C1 容量。
Claims (11)
- パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、
前記出力段の前ステージに於ける前記リードデータの信号変化をトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を、
備えたことを特徴とする同期型半導体記憶装置。 - 請求項1記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、前記リードデータの信号変化に応じて、前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力することを特徴とする同期型半導体記憶装置。 - 請求項2記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、
前記リードデータの信号変化毎に前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、
前記パルスの入力に応じて、前記電源電圧レベルを(2×前記電源電圧−前記閾値)で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを、
備えたことを特徴とする同期型半導体記憶装置。 - パイプライン動作を行ってリードデータを出力段より出力する同期型半導体記憶装置において、
前記出力段の前ステージに於ける前記リードデータの信号変化の内で前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをトリガーとして内部昇圧電源電圧を発生させ、当該内部昇圧電源電圧を前記出力段の出力バッファに供給する内部昇圧電源電圧発生手段を、
備えたことを特徴とする同期型半導体記憶装置。 - 請求項4記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化に応じて前記出力バッファの最終段のトランジスタの閾値分の損失を補償可能なレベルにまで電源電圧レベルを昇圧し、当該昇圧後の電圧を前記内部昇圧電源電圧として出力することを特徴とする同期型半導体記憶装置。 - 請求項5記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段は、
前記ローレベルから前記ハイレベルへと変化する前記出力データに対応した前記リードデータの信号変化が入力したときのみ、前記電源電圧レベルをそのハイレベルとするパルスを出力するデータ信号変化検知器回路と、
前記パルスの入力に応じて、前記電源電圧レベルを(2×前記電源電圧−前記閾値)で与えられるレベルに昇圧して前記内部昇圧電源電圧を生成・出力するチャージポンプ回路とを、
備えたことを特徴とする同期型半導体記憶装置。 - 2以上の語構成を有し、パイプライン動作を行う同期型半導体記憶装置において、
各出力段毎に、
当該出力段の前ステージに於けるリードデータの信号変化に応じて内部昇圧電源電圧を発生させ、その内部昇圧電源電圧を当該出力段の出力バッファに供給する内部昇圧電源電圧発生手段を、
備えたことを特徴とする同期型半導体記憶装置。 - 請求項7記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段の各々は、対応する前記リードデータの信号変化の内で対応する前記出力段の出力データをローレベルからハイレベルへと変化させる信号変化のみをそのトリガーとして、対応する前記内部昇圧電源電圧を発生させることを特徴とする同期型半導体記憶装置。 - 請求項7又は請求項8記載の同期型半導体記憶装置において、
前記内部昇圧電源電圧発生手段の各々の出力に接続される容量を共通化していることを特徴とする同期型半導体記憶装置。 - パイプライン動作を行ってリードデータを少なくとも一つの出力段の出力バッファより出力する同期型半導体記憶装置において用いられ、前記出力バッファに内部昇圧電源電圧を供給する内部昇圧電源電圧発生装置であって、
前記出力段に入力する前の段階での前記リードデータの信号変化に応じて内部昇圧電源電圧を発生させることを特徴とする、内部昇圧電源電圧発生装置。 - 請求項10記載の内部昇圧電源電圧発生装置において、
前記リードデータの信号変化とは、前記出力バッファより出力されるデータがローレベルからハイレベルへと変化する際の対応するリードデータの信号変化のみを指すことを特徴とする、内部昇圧電源電圧発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05599095A JP3703517B2 (ja) | 1995-03-15 | 1995-03-15 | 同期型半導体記憶装置及び内部昇圧電源電圧発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05599095A JP3703517B2 (ja) | 1995-03-15 | 1995-03-15 | 同期型半導体記憶装置及び内部昇圧電源電圧発生装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08249879A JPH08249879A (ja) | 1996-09-27 |
JP3703517B2 true JP3703517B2 (ja) | 2005-10-05 |
Family
ID=13014532
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05599095A Expired - Fee Related JP3703517B2 (ja) | 1995-03-15 | 1995-03-15 | 同期型半導体記憶装置及び内部昇圧電源電圧発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3703517B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100404001B1 (ko) | 2001-12-29 | 2003-11-05 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
WO2015198804A1 (ja) * | 2014-06-26 | 2015-12-30 | ソニー株式会社 | 送信装置および通信システム |
-
1995
- 1995-03-15 JP JP05599095A patent/JP3703517B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH08249879A (ja) | 1996-09-27 |
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