JPH1167690A

JPH1167690A - 半導体装置の製造方法

Info

Publication number: JPH1167690A
Application number: JP23534797A
Authority: JP
Inventors: Hirobumi Sumi; 博文角
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-08-15
Filing date: 1997-08-15
Publication date: 1999-03-09

Abstract

(57)【要約】【課題】電流駆動能力が高く、微細で、しかも、動作
の高速な半導体装置を製造することができる方法を提供
する。【解決手段】Ｐを含有しておりゲート電極のパターン
を有するＳｉ膜を形成し、Ｓｉ基板のうちでソース／ド
レインを形成すべき領域とＳｉ膜とに原子番号３３以上
のドナー原子を導入し、上記の領域の表面及びＳｉ膜の
上面にシリサイド膜を形成する。このため、ドナー原子
の含有量が少なくてもＰの含有量を多くすることによっ
て、空乏化しにくいゲート電極を形成することができ、
ドナー原子の含有量が少なくてもよいので、シート抵抗
の低いゲート電極及びソース／ドレインを形成すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、ソース／ドレ
インの表面及びゲート電極の上面を自己整合的にシリサ
イド膜にする半導体装置の製造方法に関するものであ
る。

【０００２】

【従来の技術】微細な半導体装置を製造するためには、
ソース／ドレインの線幅を細くし且つ深さを浅くすると
共にゲート電極の線幅も細くする必要がある。しかし、
これらを行うだけでは、ソース／ドレイン及びゲート電
極のシート抵抗が高くなって動作速度が低下する。そこ
で、ソース／ドレインの表面及びゲート電極の上面を自
己整合的にＴｉＳｉ₂膜やＣｏＳｉ₂膜等のシリサイド
膜にすることが考えられている。

【０００３】図５は、シリサイド膜としてＴｉＳｉ₂膜
を自己整合的に形成するＮＭＯＳトランジスタの製造方
法の一従来例を示している。この一従来例では、図５
（ａ）に示す様に、Ｓｉ基板１１の表面に素子分離酸化
膜としてのＳｉＯ₂膜１２を形成し、ＳｉＯ₂膜１２に
囲まれている素子活性領域の表面にゲート酸化膜として
のＳｉＯ₂膜１３を形成した後、ＳｉＯ₂膜１２、１３
上で多結晶Ｓｉ膜１４をゲート電極のパターンに加工す
る。

【０００４】その後、多結晶Ｓｉ膜１４及びＳｉＯ₂膜
１２をマスクにしてＳｉ基板１１にＡｓをイオン注入し
てＬＤＤ構造のソース／ドレインを構成する低濃度の拡
散層１５を形成し、ＳｉＯ₂膜１６等で多結晶Ｓｉ膜１
４の側壁スペーサを形成する。

【０００５】そして、多結晶Ｓｉ膜１４及びＳｉＯ₂膜
１２、１６をマスクにしてＳｉ基板１１にＡｓをイオン
注入してＬＤＤ構造のソース／ドレインを構成する高濃
度の拡散層１７を形成し、拡散層１５、１７及び多結晶
Ｓｉ膜１４中の不純物であるＡｓを熱処理で活性化させ
る。この熱処理でＳｉ基板１１の表面及び多結晶Ｓｉ膜
１４の上面に酸化膜（図示せず）が形成されるので、こ
れらの酸化膜を希弗酸で除去する。

【０００６】次に、Ｔｉ膜（図示せず）を全面に堆積さ
せ、Ｓｉ基板１１の表面及び多結晶Ｓｉ膜１４の上面と
Ｔｉ膜とを熱処理で化合反応させて、図５（ｂ）に示す
様に、これらの面に自己整合的に低抵抗のＴｉＳｉ₂膜
２１を形成する。そして、アンモニア過水等に浸して、
ＳｉＯ₂膜１２、１６上に未反応のまま残っているＴｉ
膜を選択的に除去する。

【０００７】次に、図５（ｃ）に示す様に、ＳｉＯ₂膜
２２等で層間絶縁膜を形成し、このＳｉＯ₂膜２２等に
接続孔２３を形成し、ＴｉＮ／Ｔｉ膜２４及びブランケ
ットＣＶＤ法によるＷ膜２５等で接続孔２３を埋める。
そして、Ｔｉ膜２６及びＡｌ膜２７を配線のパターンに
加工する。

【０００８】以上の様な一従来例では、拡散層１５、１
７及びＴｉＳｉ₂膜２１でソース／ドレインを構成する
と共に多結晶Ｓｉ膜１４及びＴｉＳｉ₂膜２１でゲート
電極を構成しているので、拡散層１５、１７のみのソー
ス／ドレインや多結晶Ｓｉ膜１４のみのゲート電極に比
べて、ソース／ドレイン及びゲート電極のシート抵抗が
低い。また、Ｐよりも拡散係数の小さいＡｓで拡散層１
５、１７を形成しているので、これらの拡散層１５、１
７が浅い。

【０００９】

【発明が解決しようとする課題】ところが、ＮＭＯＳト
ランジスタの微細化を進展させるためにソース／ドレイ
ン及びゲート電極の線幅を細くしていくと、特に、Ａｓ
の濃度が高いと、ＴｉＳｉ₂がＡｓと反応して、ＴｉＳ
ｉ₂の形成が阻害される。この結果、ＴｉＳｉ₂膜２１
で凝集等が生じて、シート抵抗の低いソース／ドレイン
及びゲート電極を形成することが困難になる（例えば、
信学技報ＳＤＭ９５−２０２（１９９６−０１）ｐ．９
−１５）。

【００１０】しかも、微細なＮＭＯＳトランジスタを製
造するために浅い拡散層１５、１７を形成すると、アロ
イスパイク等による拡散層１５、１７とＳｉ基板１１と
の間の接合リーク電流を抑制するためにＴｉＳｉ₂膜２
１も薄くする必要がある。このため、ＴｉＳｉ₂膜２１
で凝集等が更に生じ易くなって、シート抵抗の低いソー
ス／ドレイン及びゲート電極を形成することが更に困難
になる。

【００１１】これに対して、Ａｓの濃度を低くすれば、
シート抵抗の低いソース／ドレイン及びゲート電極を形
成することができる。しかし、多結晶Ｓｉ膜１４におけ
るＡｓの濃度が十分には高くないと、ゲート電圧の印加
時にＴｉＳｉ₂膜２１とＳｉＯ₂膜１３との間の多結晶
Ｓｉ膜１４に空乏層が生じて、容量が生じる。この容量
はＳｉＯ₂膜１３による容量と直列に接続されるので、
ゲート電極全体の容量が減少して、このＮＭＯＳトラン
ジスタの電流駆動能力が低下する。

【００１２】一方、シリサイド膜としてＣｏＳｉ₂膜を
形成すると、不純物としてのＡｓの濃度が高くても、Ｃ
ｏＳｉ₂はＡｓと反応しないので、ＣｏＳｉ₂の形成は
阻害されないと考えられる。しかし、ソース／ドレイン
及びゲート電極の線幅が細く且つＡｓの濃度が高いと、
依然として低抵抗のＣｏＳｉ₂膜を形成することができ
ない。

【００１３】図１中には、多結晶Ｓｉ膜へのＡｓのドー
ズ量とこの多結晶Ｓｉ膜の上面にＣｏＳｉ₂膜を自己整
合的に形成して成るゲート電極のシート抵抗との関係が
示されている。この図１からも明らかな様に、Ａｓのド
ーズ量が多くなるとゲート電極のシート抵抗が大幅に上
昇する。この原因は、以下の様に考えられる。

【００１４】即ち、質量の重いＡｓを多結晶Ｓｉ膜中へ
多量にイオン注入すると多結晶Ｓｉ膜の上面近傍に非晶
質層が形成されるが、イオン注入したＡｓを活性化させ
るためのその後の熱処理で、非晶質層はその下地の結晶
配向に揃う様に再結晶化する。このとき、多結晶Ｓｉ膜
の結晶粒径は、線幅が太いと比較的大きく、線幅が細い
と比較的小さいので、線幅の細い多結晶Ｓｉ膜の上面近
傍は微細結晶になって、この上面近傍に多くの結晶粒界
が形成される。この現象は、Ａｓの他にも、原子番号の
大きいドナー原子であるＳｂ等で顕著に生じる。

【００１５】そして、イオン注入したＡｓを活性化させ
るための熱処理と同時に多結晶Ｓｉ膜の上面近傍で酸化
が進行するが、上述の様にこの上面近傍には結晶粒界が
多いので、結晶粒界に沿う不均一な酸化膜が多く形成さ
れる。この酸化膜はＣｏ膜を堆積させる前に希弗酸で除
去するが、不均一な酸化膜のうちで結晶粒界に沿って深
い位置まで成長した酸化膜は完全には除去することがで
きない。

【００１６】Ｃｏは非常に酸化され易いので、多結晶Ｓ
ｉ膜の上面近傍に酸化膜が残っていると、その後のＣｏ
Ｓｉ₂膜の形成に際して化合反応を均一には生じさせる
ことができなくて、低抵抗のＣｏＳｉ₂膜を形成するこ
とができない。これに対して、多結晶Ｓｉ膜に対するＡ
ｓのドーズ量を少なくすれば、多結晶Ｓｉ膜の上面近傍
における非晶質層の形成を抑制して、シート抵抗の低い
ゲート電極を形成することができる。

【００１７】しかし、多結晶Ｓｉ膜におけるＡｓの濃度
が十分には高くないと、ＴｉＳｉ₂膜２１の場合と同様
に、ゲート電圧の印加時にＣｏＳｉ₂膜とゲート酸化膜
との間の多結晶Ｓｉ膜に空乏層が生じる。図１中には、
この様な多結晶Ｓｉ膜へのＡｓのドーズ量とゲート電極
の空乏化率との関係も示されている。なお、図１中のＣ
inは上述の直列容量であり、Ｃoxはゲート酸化膜のみに
よる容量である。従って、多結晶Ｓｉ膜に空乏層が生じ
ていなくてＣinがＣoxに等しければ、空乏化率は０であ
る。

【００１８】図１から明らかな様に、多結晶Ｓｉ膜に対
するＡｓのドーズ量を３×１０¹⁵／ｃｍ²程度に低くす
ると、ゲート電極のシート抵抗は低くなるが、ゲート電
極に２０％程度の空乏化が発生する。これとは逆に、空
乏化を１０％程度に抑制すると、シート抵抗が増大す
る。図１に示した現象は線幅が０．２５μｍ程度以下の
微細なＭＯＳトランジスタで顕著に現れるが、少なくと
も２０％程度以下に空乏化を抑制しなければ、微細なＭ
ＯＳトランジスタではその性能が著しく低下することが
経験的に知られている。

【００１９】従って、本願の発明は、電流駆動能力が高
く、微細で、しかも、駆動電圧が低くて消費電力が少な
くても動作の高速な半導体装置を製造することができる
方法を提供することを目的としている。

【００２０】

【課題を解決するための手段】本願の発明による半導体
装置の製造方法では、ゲート電極のパターンのＳｉ膜に
は原子番号３３以上のドナー原子のみならずＰをも含有
させるので、ドナー原子の含有量が少なくてもＰの含有
量を多くすることによって、空乏化しにくいゲート電極
を形成することができる。そして、ドナー原子の含有量
が少なくてもよいので、Ｓｉ膜の上面に形成するシリサ
イド膜で凝集等が生じにくくて、シート抵抗の低いゲー
ト電極を形成することができる。

【００２１】一方、ソース／ドレインを形成すべき領域
には拡散係数の小さいドナー原子のみを導入して拡散係
数の大きいＰは導入しないので、浅いソース／ドレイン
拡散層を形成することができる。そして、ドナー原子の
含有量が少なくてもよいので、ソース／ドレイン拡散層
の表面に形成するシリサイド膜が薄くても凝集等が生じ
にくくて、浅いソース／ドレイン拡散層においてもアロ
イスパイク等による接合リーク電流を抑制しつつ、シー
ト抵抗の低いソース／ドレインを形成することができ
る。

【００２２】また、Ｓｉ膜及びＳｉ基板を酸化防止膜で
覆った状態で、ドナー原子及びＰを活性化させるための
熱処理を行えば、Ｓｉ膜の上面及びＳｉ基板の表面にお
ける酸化膜の形成が防止される。このため、その後のシ
リサイド膜の形成に際して化合反応を均一に生じさせる
ことができて、シート抵抗の更に低いゲート電極及びソ
ース／ドレインを形成することができる。

【００２３】また、非晶質Ｓｉ膜をＳｉ膜として用いれ
ば、ドナー原子及びＰを活性化させるための熱処理でＳ
ｉ膜の上面に酸化膜が形成されても、この酸化膜は均一
に形成されるので、その後のシリサイド膜の形成に先立
って酸化膜を容易に除去することができる。このため、
その後のシリサイド膜の形成に際して化合反応を均一に
生じさせることができて、シート抵抗の更に低いゲート
電極を形成することができる。

【００２４】また、多結晶Ｓｉ膜と非晶質Ｓｉ膜との積
層膜をＳｉ膜として用いれば、ドナー原子及びＰを活性
化させるための熱処理によって、下層の多結晶Ｓｉ膜が
種になって非晶質Ｓｉ膜が結晶粒界の少ない大きな結晶
粒に再結晶化する。この結果、活性化のための熱処理を
行っても結晶粒界に沿う不均一な酸化膜が形成されにく
く、その後のシリサイド膜の形成に先立って酸化膜を容
易に除去することができる。このため、その後のシリサ
イド膜の形成に際して化合反応を均一に生じさせること
ができて、シート抵抗の更に低いゲート電極を形成する
ことができる。

【００２５】また、ドナー原子及びＰを活性化させるた
めの熱処理を非酸化性雰囲気中で行えば、Ｓｉ膜の上面
及びＳｉ基板の表面における酸化膜の形成が防止され
る。このため、その後のシリサイド膜の形成に際して化
合反応を均一に生じさせることができて、シート抵抗の
更に低いゲート電極及びソース／ドレインを形成するこ
とができる。

【００２６】

【発明の実施の形態】以下、シリサイド膜としてＣｏＳ
ｉ₂膜を自己整合的に形成するＣＭＯＳトランジスタの
製造方法に適用した本願の発明の第１〜第６実施形態
を、図２〜４を参照しながら説明する。

【００２７】図２が、第１実施形態を示している。この
第１実施形態では、図２（ａ）に示す様に、Ｓｉ基板３
１の表面に素子分離酸化膜としてのＳｉＯ₂膜３２を形
成し、Ｎチャネル領域３３及びＰチャネル領域３４のＳ
ｉ基板３１中に夫々Ｐウェル３５及びＮウェル３６を形
成した後、ＳｉＯ₂膜３２に囲まれている素子活性領域
の表面にゲート酸化膜としてのＳｉＯ₂膜３７を形成す
る。

【００２８】その後、下記の条件のＣＶＤ法で、厚さ２
００ｎｍの多結晶Ｓｉ膜４１をＳｉＯ₂膜３２、３７上
に堆積させる。ガス：ＳｉＨ₄／Ｈｅ／Ｎ₂＝１００／４００／２００
ｓｃｃｍ圧力：７０Ｐａ基板温度：６１０℃

【００２９】そして、適当なパターンのレジスト（図示
せず）をマスクにして、１０ｋｅＶの加速エネルギー
で、Ｎチャネル領域３３の多結晶Ｓｉ膜４１に５×１０
¹⁵／ｃｍ²のドーズ量でＰをイオン注入し、Ｐチャネル
領域３４の多結晶Ｓｉ膜４１に３×１０¹⁵／ｃｍ²のド
ーズ量でＢをイオン注入する。

【００３０】その後、下記の条件のドライエッチング
で、多結晶Ｓｉ膜４１をゲート電極のパターンに加工す
る。ガス：Ｃｌ₂／Ｏ₂／ＨＢｒ＝７５／２／１２０ｓｃｃ
ｍ圧力：１Ｐａ高周波電力：６０Ｗマイクロ波電力：８５０Ｗ

【００３１】そして、多結晶Ｓｉ膜４１及びＳｉＯ₂膜
３２と適当なパターンのレジスト（図示せず）とをマス
クにして、３０ｋｅＶの加速エネルギー及び１×１０¹³
／ｃｍ²のドーズ量で、Ｎチャネル領域３３及びＰチャ
ネル領域３４のＳｉ基板３１に夫々Ａｓ及びＢをイオン
注入して、ＬＤＤ構造のソース／ドレインを構成する低
濃度の拡散層４２、４３を夫々に形成する。

【００３２】次に、図２（ｂ）に示す様に、下記の条件
のＣＶＤ法で、厚さ３００ｎｍのＳｉＯ₂膜４４を全面
に堆積させる。ガス：ＴＥＯＳ＝５０ｓｃｃｍ温度：７２０℃ 圧力：４０Ｐａ

【００３３】そして、下記の条件でＳｉＯ₂膜４４の全
面をエッチバックして、このＳｉＯ₂膜４４で多結晶Ｓ
ｉ膜４１の側壁スペーサを形成する。ガス：Ｃ₄Ｆ₈＝５０ｓｃｃｍ高周波電力：１．２ｋＷ圧力：２Ｐａ

【００３４】その後、多結晶Ｓｉ膜４１及びＳｉＯ₂膜
３２、４４と適当なパターンのレジスト（図示せず）と
をマスクにして、３×１０¹⁵／ｃｍ²のドーズ量で、Ｎ
チャネル領域３３のＳｉ基板３１に６０ｋｅＶの加速エ
ネルギーでＡｓをイオン注入し、Ｐチャネル領域３４の
Ｓｉ基板３１に４０ｋｅＶの加速エネルギーでＢＦ₂を
イオン注入して、ＬＤＤ構造のソース／ドレインを構成
する高濃度の拡散層４５、４６を夫々に形成する。

【００３５】そして、１０００℃程度の短時間熱処理を
施して、拡散層４２、４３、４５、４６及び多結晶Ｓｉ
膜４１中の不純物であるＰ、Ａｓ及びＢを活性化させ
る。この熱処理でＳｉ基板３１の表面及び多結晶Ｓｉ膜
４１の上面に酸化膜（図示せず）が形成される。また、
酸化膜が形成されなくても自然酸化膜が存在しているの
で、これらの酸化膜を希弗酸で除去する。

【００３６】次に、下記の条件のスパッタ法で、厚さ２
０ｎｍのＣｏ膜（図示せず）を全面に堆積させる。電力：１ｋＷガス：Ａｒ＝１００ｓｃｃｍ圧力：０．４７Ｐａ

【００３７】なお、上記の厚さ２０ｎｍのＣｏ膜を堆積
させる代わりに、下記の条件のスパッタ法で、厚さ１０
ｎｍのＣｏ膜と厚さ６ｎｍのＴｉ膜とを連続的に堆積さ
せてもよい。Ｃｏ膜の堆積条件Ｔｉ膜の堆積条件電力：１ｋＷ電力：０．５ｋＷガス：Ａｒ＝１００ｓｃｃｍガス：Ａｒ＝１００ｓｃｃｍ圧力：０．４７Ｐａ圧力：０．４７Ｐａ

【００３８】更に、上記の厚さ２０ｎｍのＣｏ膜を堆積
させる代わりに、下記の条件のスパッタ法で、厚さ１０
ｎｍのＣｏ膜と厚さ２０ｎｍのＴｉＮ膜とを連続的に堆
積させてもよい。Ｃｏ膜の堆積条件ＴｉＮ膜の堆積条件電力：１ｋＷ電力：５ｋＷガス：Ａｒ＝１００ｓｃｃｍガス：Ａｒ／Ｎ₂＝４０／２０ｓｃｃｍ圧力：０．４７Ｐａ圧力：０．４７Ｐａ

【００３９】そして、下記の条件の第１段階の短時間熱
処理で、Ｓｉ基板３１の表面及び多結晶Ｓｉ膜４１の上
面とＣｏ膜とを化合反応させて、図２（ｃ）に示す様
に、これらの面に自己整合的にＣｏＳｉ₂膜４７を形成
する。ガス：Ｎ₂＝５リットル／分温度：５５０℃ 時間：３０秒

【００４０】その後、硫酸過水に浸して、ＳｉＯ₂膜３
２、４４上に未反応のまま残っているＣｏ膜やＴｉ膜や
ＴｉＮ膜等を選択的に除去する。なお、ＴｉＮ膜はＣｏ
膜の表面の酸化を抑制することができ、Ｔｉ膜は酸化の
抑制のみならずＣｏ膜下のＳｉ基板３１の表面や多結晶
Ｓｉ膜４１の上面の自然酸化膜を還元させることもでき
る。

【００４１】そして、下記の条件の第２段階の短時間熱
処理で、ＣｏＳｉ₂膜４７を安定で低抵抗な結晶構造に
相転移させる。ガス：Ｎ₂＝５リットル／分温度：７００℃ 時間：３０秒

【００４２】次に、図２（ｄ）に示す様に、下記の条件
のＣＶＤ法で厚さ６００ｎｍのＳｉＯ₂膜５１を堆積さ
せて、層間絶縁膜を形成する。ガス：ＴＥＯＳ＝５０ｓｃｃｍ温度：７２０℃ 圧力：４０Ｐａ

【００４３】そして、ＳｉＯ₂膜５１上でレジスト（図
示せず）をパターニングし、このレジストをマスクにし
た下記の条件のドライエッチングで、ＳｉＯ₂膜５１に
接続孔５２を形成する。ガス：Ｃ₄Ｆ₈＝５０ｓｃｃｍ高周波電力：１．２ｋＷ圧力：２Ｐａ

【００４４】その後、下記の条件のスパッタ法で、厚さ
１０ｎｍのＴｉ膜と厚さ７０ｎｍのＴｉＮ膜とを連続的
に堆積させて、ＴｉＮ／Ｔｉ膜５３を形成する。Ｔｉ膜の堆積条件ＴｉＮ膜の堆積条件電力：８ｋＷ電力：５ｋＷ温度：１５０℃ ガス：Ａｒ／Ｎ₂＝４０／２０ｓｃｃｍガス：Ａｒ＝１００ｓｃｃｍ圧力：０．４７Ｐａ圧力：０．４７Ｐａ

【００４５】そして、下記の条件のＣＶＤ法で、厚さ４
００ｎｍのＷ膜５４を堆積させる。ガス：Ａｒ／Ｎ₂／Ｈ₂／ＷＦ₆＝２２００／３００／
５００／７５ｓｃｃｍ温度：４５０℃ 圧力：１０６４０Ｐａ

【００４６】その後、下記の条件でＷ膜５４及びＴｉＮ
／Ｔｉ膜５３の全面をエッチバックして、これらのＴｉ
Ｎ／Ｔｉ膜５３及びＷ膜５４で接続孔５２を埋める。ガス：ＳＦ₆＝５０ｓｃｃｍ高周波電力：１５０Ｗ圧力：１．３３Ｐａ

【００４７】そして、下記の条件のスパッタ法で、厚さ
３０ｎｍのＴｉ膜５５を堆積させる。電力：４ｋＷ温度：１５０℃ ガス：Ａｒ＝１００ｓｃｃｍ圧力：０．４７Ｐａ

【００４８】そして、更に、下記の条件のスパッタ法
で、厚さ０．５μｍのＡｌ膜５６を堆積させる。電力：２２．５ｋＷ温度：１５０℃ ガス：Ａｒ＝５０ｓｃｃｍ圧力：０．４７Ｐａ

【００４９】その後、Ａｌ膜５６上でレジスト（図示せ
ず）をパターニングし、このレジストをマスクにした下
記の条件のドライエッチングで、Ａｌ膜５６及びＴｉ膜
５５を配線のパターンに加工する。ガス：ＢＣｌ₃／Ｃｌ₂＝６０／９０ｓｃｃｍマイクロ波電力：１ｋＷ高周波電力：５０Ｗ圧力：０．０１６Ｐａ

【００５０】図１中には、３×１０¹⁵／ｃｍ²程度のド
ーズ量のＡｓと３〜５×１０¹⁵／ｃｍ²程度のドーズ量
のＰとの両方を多結晶Ｓｉ膜へイオン注入した場合のデ
ータも示されており、この条件は以上の第１実施形態に
おける条件に該当する。従って、以上の第１実施形態で
は、空乏化しにくく且つシート抵抗の低いゲート電極を
有するＣＭＯＳトランジスタを製造することができる。

【００５１】図３が、第２実施形態の途中の工程を示し
ている。この第２実施形態では、拡散層４５、４６を形
成した後、下記の条件の減圧ＣＶＤ法で、厚さ３０ｎｍ
のＳｉＮ膜５７を堆積させる。ガス：ＳｉＨ₂Ｃｌ₂／ＮＨ₃／Ｎ₂＝０．０５／０．
２／０．２ｓｌｍ圧力：７０Ｐａ温度：７６０℃

【００５２】そして、８００℃の炉熱処理と１０００℃
程度の短時間熱処理とを施して、拡散層４２、４３、４
５、４６及び多結晶Ｓｉ膜４１中の不純物であるＰ、Ａ
ｓ及びＢを活性化させる。その後、熱燐酸でＳｉＮ膜５
７を除去してから、希弗酸で酸化膜を除去する。以上の
点を除いて、この第２実施形態も上述の第１実施形態と
実質的に同様の工程を実行する。

【００５３】Ａｓを含有している多結晶Ｓｉ膜４１の表
面は酸化され易いが、以上の第２実施形態では、ＳｉＮ
膜５７が酸化防止膜になるので、不純物の活性化のため
の熱処理を施しても、多結晶Ｓｉ膜４１の上面に酸化膜
が形成されにくい。このため、その後のＣｏＳｉ₂膜４
７の形成に際してシリサイド化反応を均一に生じさせる
ことができて、シート抵抗の更に低いゲート電極を有す
るＣＭＯＳトランジスタを製造することができる。

【００５４】次に、第３実施形態を説明する。この第３
実施形態では、拡散層４５、４６を形成した後、下記の
条件のＣＶＤ法で、厚さ１０ｎｍの多結晶Ｓｉ膜を堆積
させる。ガス：ＳｉＨ₄／Ｈｅ／Ｎ₂＝１００／４００／２００
ｓｃｃｍ圧力：７０Ｐａ基板温度：６１０℃

【００５５】そして、８００℃の炉熱処理と１０００℃
程度の短時間熱処理とを施して、拡散層４２、４３、４
５、４６及び多結晶Ｓｉ膜４１中の不純物であるＰ、Ａ
ｓ及びＢを活性化させる。その後、希弗酸で酸化膜を除
去する。以上の点を除いて、この第３実施形態も上述の
第１実施形態と実質的に同様の工程を実行する。

【００５６】以上の第３実施形態では、拡散層４５、４
６を形成した後に堆積させた多結晶Ｓｉ膜が酸化防止膜
になるが、この多結晶Ｓｉ膜は炉熱処理でＳｉＯ₂膜に
なる。このため、その後に希弗酸で酸化膜を除去する際
にこのＳｉＯ₂膜も同時に除去することができて、追加
の除去工程が不要である。

【００５７】次に、第４実施形態を説明する。上述の第
１実施形態では多結晶Ｓｉ膜４１を堆積させる際の基板
温度を６１０℃にしているが、この第４実施形態も、こ
のときの温度を５８０℃にして、多結晶Ｓｉ膜４１の代
わりに非晶質Ｓｉ膜を形成することを除いて、第１実施
形態と実質的に同様の工程を実行する。

【００５８】この様な第４実施形態では、不純物の活性
化のための熱処理で非晶質Ｓｉ膜の上面に酸化膜が形成
されても、この酸化膜は均一に形成されるので、その後
の希弗酸による処理でこの酸化膜を容易に除去すること
ができる。このため、その後のＣｏＳｉ₂膜４７の形成
に際してシリサイド化反応を均一に生じさせることがで
きて、シート抵抗の更に低いゲート電極を有するＣＭＯ
Ｓトランジスタを製造することができる。

【００５９】図４が、第５実施形態の途中の工程を示し
ている。この第５実施形態では、ゲート酸化膜としての
ＳｉＯ₂膜３７を形成した後、下記の条件のＣＶＤ法
で、厚さ１５０ｎｍの多結晶Ｓｉ膜６１をＳｉＯ₂膜３
２、３７上に堆積させる。ガス：ＳｉＨ₄／Ｈｅ／Ｎ₂＝１００／４００／２００
ｓｃｃｍ圧力：７０Ｐａ基板温度：６２０℃

【００６０】そして、引き続き、下記の条件のＣＶＤ法
で、厚さ５０ｎｍの非晶質Ｓｉ膜６２を多結晶Ｓｉ膜６
１上に堆積させる。ガス：ＳｉＨ₄／Ｈｅ／Ｎ₂＝１００／４００／２００
ｓｃｃｍ圧力：７０Ｐａ基板温度：５８０℃

【００６１】つまり、多結晶Ｓｉ膜６１とこの多結晶Ｓ
ｉ膜６１上に積層させた非晶質Ｓｉ膜６２とを多結晶Ｓ
ｉ膜４１の代わりに形成することを除いて、この第５実
施形態も上述の第１実施形態と実質的に同様の工程を実
行する。以上の様な第５実施形態では、不純物の活性化
のための熱処理によって、下層の多結晶Ｓｉ膜６１が種
になって非晶質Ｓｉ膜６２が結晶粒界の少ない大きな結
晶粒に再結晶化する。

【００６２】この結果、活性化のための熱処理を行って
も結晶粒界に沿う不均一な酸化膜が形成されにくく、そ
の後の希弗酸による処理でこの酸化膜を容易に除去する
ことができる。このため、その後のＣｏＳｉ₂膜４７の
形成に際してシリサイド化反応を均一に生じさせること
ができて、シート抵抗の更に低いゲート電極を有するＣ
ＭＯＳトランジスタを製造することができる。

【００６３】次に、第６実施形態を説明する。この第６
実施形態も、窒素等の非酸化性雰囲気中の短時間熱処理
で不純物を活性化させることを除いて、上述の第１実施
形態と実質的に同様の工程を実行する。但し、短時間熱
処理の際の昇温及び降温の速さを１０℃／秒以下にし、
短時間熱処理による応力の発生を抑制して、結晶欠陥を
介した接合リーク電流を抑制する。

【００６４】この様な第６実施形態では、不純物の活性
化のための熱処理を施しても、多結晶Ｓｉ膜４１の上面
に酸化膜が形成されない。このため、その後のＣｏＳｉ
₂膜４７の形成に際してシリサイド化反応を均一に生じ
させることができて、シート抵抗の更に低いゲート電極
を有するＣＭＯＳトランジスタを製造することができ
る。

【００６５】以上の第１〜第６実施形態の説明からも明
らかな様に、これらの第１〜第６実施形態の何れもが、
従来の製造方法の延長線上の単純な工程しか実行してい
ないので、歩留りの低下等による製造コストの上昇を抑
制することができる。なお、以上の第１〜第６実施形態
の何れにおいても、拡散層４２、４５を形成するために
Ａｓをイオン注入しているが、原子番号が３３よりも大
きくＳｉに対してドナーとして作用するＳｂ等の原子を
Ａｓの代わりにイオン注入してもよい。

【００６６】また、以上の第１〜第６実施形態の何れも
がシリサイド膜としてＣｏＳｉ₂膜を形成しているが、
Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｚｒ、Ｈｆ、ＰｄまたはＭｏの
何れかの膜をＣｏ膜の代わりに形成して、ＴｉＳｉ₂、
ＷＳｉ₂、ＮｉＳｉ、ＮｉＳｉ₂、ＰｔＳｉ、ＰｔＳｉ
₂、ＺｒＳｉ₂、ＨｆＳｉ₂、Ｐｄ₂Ｓｉ、ＰｄＳｉ、
ＰｄＳｉ₂、ＰｄＳｉ₃、ＰｄＳｉ₄またはＭｏＳｉ₂
の何れかの膜をＣｏＳｉ₂膜４７の代わりに形成しても
よい。

【００６７】また、以上の第１〜第６実施形態の何れも
がＣｏ膜をスパッタ法で堆積させているが、ＣＶＤ法で
Ｃｏ膜を堆積させてもよい。また、以上の第１〜第６実
施形態の何れもがＣＭＯＳトランジスタの製造方法に本
願の発明を適用したものであるが、ＮＭＯＳトランジス
タのみやＣＣＤ等のその他の半導体装置の製造方法にも
本願の発明を適用することができる。

【００６８】

【発明の効果】本願の発明による半導体装置の製造方法
では、空乏化しにくく且つシート抵抗の低いゲート電極
と浅く且つシート抵抗の低いソース／ドレインとを形成
することができるので、電流駆動能力が高く、微細で、
しかも、駆動電圧が低くて消費電力が少なくても動作の
高速な半導体装置を製造することができる。

【００６９】また、Ｓｉ膜及びＳｉ基板を酸化防止膜で
覆った状態で、ドナー原子及びＰを活性化させるための
熱処理を行えば、シート抵抗の更に低いゲート電極及び
ソース／ドレインを形成することができるので、動作の
更に高速な半導体装置を製造することができる。

【００７０】また、非晶質Ｓｉ膜かまたは多結晶Ｓｉ膜
と非晶質Ｓｉ膜との積層膜をＳｉ膜として用いれば、シ
ート抵抗の更に低いゲート電極を形成することができる
ので、動作の更に高速な半導体装置を製造することがで
きる。

【００７１】また、ドナー原子及びＰを活性化させるた
めの熱処理を非酸化性雰囲気中で行えば、シート抵抗の
更に低いゲート電極及びソース／ドレインを形成するこ
とができるので、動作の更に高速な半導体装置を製造す
ることができる。

【図面の簡単な説明】

【図１】Ａｓのドーズ量とゲート電極のシート抵抗及び
空乏化率との関係を示すグラフである。

【図２】本願の発明の第１実施形態を工程順に示す側断
面図である。

【図３】本願の発明の第２実施形態の途中の工程を示す
側断面図である。

【図４】本願の発明の第５実施形態の途中の工程を示す
側断面図である。

【図５】本願の発明の一従来例を工程順に示す側断面図
である。

【符号の説明】

３１…Ｓｉ基板、４１…多結晶Ｓｉ膜（Ｓｉ膜）、４７
…ＣｏＳｉ₂膜（シリサイド膜）、５７…ＳｉＮ膜（酸
化防止膜）、６１…多結晶Ｓｉ膜、６２…非晶質Ｓｉ膜

Claims

【特許請求の範囲】

【請求項１】Ｐを含有しておりゲート電極のパターン
を有するＳｉ膜をＳｉ基板上に形成する工程と、前記Ｓｉ基板のうちでソース／ドレインを形成すべき領
域と前記Ｓｉ膜とに、原子番号が３３以上でありＳｉに
対してドナーとして作用する原子を導入する工程と、前記原子を導入した後に、前記Ｓｉ基板上及び前記Ｓｉ
膜上に金属膜を形成する工程と、前記領域の表面及び前記Ｓｉ膜の上面と前記金属膜とを
化合反応させてシリサイド膜を形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。
【請求項２】前記原子を導入した後で前記金属膜を形
成する前に、前記Ｓｉ膜及び前記Ｓｉ基板を覆う酸化防
止膜を形成する工程と、前記Ｓｉ膜及び前記Ｓｉ基板を前記酸化防止膜で覆った
状態で、前記原子及び前記Ｐを活性化させるための熱処
理を行う工程とを具備することを特徴とする請求項１記
載の半導体装置の製造方法。
【請求項３】非晶質Ｓｉ膜を前記Ｓｉ膜として用いる
ことを特徴とする請求項１記載の半導体装置の製造方
法。
【請求項４】多結晶Ｓｉ膜とこの多結晶Ｓｉ膜上に積
層させた非晶質Ｓｉ膜とを前記Ｓｉ膜として用いること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】前記原子及び前記Ｐを活性化させるため
の熱処理を非酸化性雰囲気中で行うことを特徴とする請
求項１記載の半導体装置の製造方法。
【請求項６】前記Ｐの含有量が５×１０¹⁵／ｃｍ²以
上であることを特徴とする請求項１記載の半導体装置の
製造方法。
【請求項７】前記原子の含有量が４×１０¹⁵／ｃｍ²
以下であることを特徴とする請求項１記載の半導体装置
の製造方法。
【請求項８】ＳｉＮ膜または多結晶Ｓｉ膜を前記酸化
防止膜として用いることを特徴とする請求項１記載の半
導体装置の製造方法。
【請求項９】Ｃｏ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｚｒ、Ｈ
ｆ、ＰｄまたはＭｏの何れかを前記金属として用いるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】ＣｏＳｉ₂、ＴｉＳｉ₂、ＷＳｉ₂、
ＮｉＳｉ、ＮｉＳｉ₂、ＰｔＳｉ、ＰｔＳｉ₂、ＺｒＳ
ｉ₂、ＨｆＳｉ₂、Ｐｄ₂Ｓｉ、ＰｄＳｉ、ＰｄＳ
ｉ₂、ＰｄＳｉ₃、ＰｄＳｉ₄またはＭｏＳｉ₂の何れ
かを前記シリサイドとして形成することを特徴とする請
求項１記載の半導体装置の製造方法。