JP2003051459A - 半導体素子のシリサイド膜の形成方法 - Google Patents
半導体素子のシリサイド膜の形成方法Info
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- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Abstract
(57)【要約】
【課題】 均一で抵抗が小さい半導体素子のシリサ
イド膜の形成方法を提供する。 【解決手段】 半導体素子のシリサイド膜の形成方法
は、半導体基板上部にポリシリコン層でなされたゲート
電極と、その側壁にスペーサを形成し、ゲート電極の両
側の基板内に不純物が注入されたソース／ドレーン領域
を形成した後、構造物の全面に全体を蒸着しようとする
Ｔｉ層の一部を蒸着してＡｒまたはＮ２ガスでプラズマ
処理で内部欠陥を生成させ、残り厚さのＴｉ層とＴｉＮ
を蒸着した後に熱処理工程を実施してゲート電極及びソ
ース／ドレーン領域上部にＴｉシリサイド膜を形成する
段階で構成される。
イド膜の形成方法を提供する。 【解決手段】 半導体素子のシリサイド膜の形成方法
は、半導体基板上部にポリシリコン層でなされたゲート
電極と、その側壁にスペーサを形成し、ゲート電極の両
側の基板内に不純物が注入されたソース／ドレーン領域
を形成した後、構造物の全面に全体を蒸着しようとする
Ｔｉ層の一部を蒸着してＡｒまたはＮ２ガスでプラズマ
処理で内部欠陥を生成させ、残り厚さのＴｉ層とＴｉＮ
を蒸着した後に熱処理工程を実施してゲート電極及びソ
ース／ドレーン領域上部にＴｉシリサイド膜を形成する
段階で構成される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関するものであり、より詳細には高集積半導体素子
において、均一で抵抗が小さいシリサイド膜を形成する
半導体素子の製造方法に関するものである。
法に関するものであり、より詳細には高集積半導体素子
において、均一で抵抗が小さいシリサイド膜を形成する
半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】一般的に、半導体素子の製造工程では半
導体素子表面の面抵抗を減少させるためにシリサイド工
程を実施している。例えば、ＭＯＳ型のトランジスター
のＲＣ遅延時間を減らすためにトランジスターのゲート
電極、ソース／ドレーン領域の表面にシリサイド膜を追
加する。
導体素子表面の面抵抗を減少させるためにシリサイド工
程を実施している。例えば、ＭＯＳ型のトランジスター
のＲＣ遅延時間を減らすためにトランジスターのゲート
電極、ソース／ドレーン領域の表面にシリサイド膜を追
加する。
【０００３】半導体素子に適用されているシリサイドは
代表的にタングステンシリサイド（ＷＳｉ２）、チタニ
ウムシリサイド（ＴｉＳｉ２）、及びコバルトシリサイ
ド（ＣｏＳｉ２）などがある。その中でもチタニウムシ
リサイド（以下、Ｔｉシリサイドと称する）は高集積化
による信号処理の速度改善の観点から接合（ｊｕｎｃｔ
ｉｏｎ）部位等に頻繁に使用されている。
代表的にタングステンシリサイド（ＷＳｉ２）、チタニ
ウムシリサイド（ＴｉＳｉ２）、及びコバルトシリサイ
ド（ＣｏＳｉ２）などがある。その中でもチタニウムシ
リサイド（以下、Ｔｉシリサイドと称する）は高集積化
による信号処理の速度改善の観点から接合（ｊｕｎｃｔ
ｉｏｎ）部位等に頻繁に使用されている。
【０００４】従来技術による半導体素子のシリサイド膜
の製造方法を添付の図面を参照して、以下に説明する。
図１ないし図３は従来技術による半導体素子のシリサイ
ド膜の製造方法を順次示した工程順序図である。
の製造方法を添付の図面を参照して、以下に説明する。
図１ないし図３は従来技術による半導体素子のシリサイ
ド膜の製造方法を順次示した工程順序図である。
【０００５】従来技術による半導体素子のシリサイド膜
の製造方法は、図１に図示されたように、シリコン基板
１０にフィールド酸化膜１２を形成して素子の活性領域
と非活性領域を区分する。
の製造方法は、図１に図示されたように、シリコン基板
１０にフィールド酸化膜１２を形成して素子の活性領域
と非活性領域を区分する。
【０００６】その後、シリコン基板１０の活性領域にゲ
ート酸化膜１３とドープドポリシリコン層を順次に蒸着
し、これをパターニングしてゲート電極１４を形成す
る。
ート酸化膜１３とドープドポリシリコン層を順次に蒸着
し、これをパターニングしてゲート電極１４を形成す
る。
【０００７】続いて、基板のソース／ドレーン領域に低
濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域１６を形成した後、ゲ
ート電極１４の側面にシリコン酸化膜（ＳｉＯ２）また
はシリコン窒化膜（Ｓｉ３Ｎ ４）でスペーサ（ｓｐａｃ
ｅｒ）１８を形成する。
濃度の不純物をイオン注入してＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）領域１６を形成した後、ゲ
ート電極１４の側面にシリコン酸化膜（ＳｉＯ２）また
はシリコン窒化膜（Ｓｉ３Ｎ ４）でスペーサ（ｓｐａｃ
ｅｒ）１８を形成する。
【０００８】その後、スペーサ１８が形成された後の結
果物に高濃度の不純物をイオン注入してソース／ドレー
ン領域２０を形成する。
果物に高濃度の不純物をイオン注入してソース／ドレー
ン領域２０を形成する。
【０００９】その後、図２に図示されたように、前記結
果物の全面に金属としてＴｉ層２２及びＴｉＮ層２４を
蒸着した後、熱処理工程としてＲＴＰ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）を実施する。
果物の全面に金属としてＴｉ層２２及びＴｉＮ層２４を
蒸着した後、熱処理工程としてＲＴＰ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ｐｒｏｃｅｓｓ）を実施する。
【００１０】このようにして、図３に図示されたよう
に、前記ＲＴＰによりゲート電極１４の上部とソース／
ドレーン領域２０のシリコンとＴｉ層２２及びＴｉＮ層
２４がシリサイド反応をしてそれぞれの表面にはＴｉシ
リサイド膜（ＴｉＳｉｘ）２６が形成される。
に、前記ＲＴＰによりゲート電極１４の上部とソース／
ドレーン領域２０のシリコンとＴｉ層２２及びＴｉＮ層
２４がシリサイド反応をしてそれぞれの表面にはＴｉシ
リサイド膜（ＴｉＳｉｘ）２６が形成される。
【００１１】続いて、シリサイド反応が生じない領域の
Ｔｉ層２２及びＴｉＮ層２４を除去することによってゲ
ート電極１４とソース／ドレーン領域２０の各Ｔｉシリ
サイド膜２６ａ，２６ｂがお互い連結されないようにす
る。
Ｔｉ層２２及びＴｉＮ層２４を除去することによってゲ
ート電極１４とソース／ドレーン領域２０の各Ｔｉシリ
サイド膜２６ａ，２６ｂがお互い連結されないようにす
る。
【００１２】以上のように、従来技術はゲート電極１４
の上部のＴｉシリサイド膜２６ａとソース／ドレーン領
域２０の表面のＴｉシリサイド膜２６ｂによりそれぞれ
の面抵抗を低くすることができる。これにより、ゲート
電極１４およびソース／ドレーン領域２０のそれぞれと
コンタクトされる配線の製造工程時に、そのコンタクト
抵抗を低くすることができる。
の上部のＴｉシリサイド膜２６ａとソース／ドレーン領
域２０の表面のＴｉシリサイド膜２６ｂによりそれぞれ
の面抵抗を低くすることができる。これにより、ゲート
電極１４およびソース／ドレーン領域２０のそれぞれと
コンタクトされる配線の製造工程時に、そのコンタクト
抵抗を低くすることができる。
【００１３】しかし、半導体素子の高集積化によるデザ
インルールによりゲート電極の線幅が減少するようにな
る場合、均一なシリサイド膜の製造が難しくなる。これ
は安定なシリサイド形態のＣ５４相が不安定なシリサイ
ド形態であるＣ４９相の相転移により形成される場合、
ゲート電極線幅の縮少のため、Ｃ４９相におけるＣ５４
相の核生成の空間がほとんどなくなり、一つの核生成サ
イトにおいて不均一で不連続的なＣ５４相を密集して有
するＴｉシリサイド膜が形成される。
インルールによりゲート電極の線幅が減少するようにな
る場合、均一なシリサイド膜の製造が難しくなる。これ
は安定なシリサイド形態のＣ５４相が不安定なシリサイ
ド形態であるＣ４９相の相転移により形成される場合、
ゲート電極線幅の縮少のため、Ｃ４９相におけるＣ５４
相の核生成の空間がほとんどなくなり、一つの核生成サ
イトにおいて不均一で不連続的なＣ５４相を密集して有
するＴｉシリサイド膜が形成される。
【００１４】したがって、従来技術のシリサイド製造方
法は素子の高集積化による設計の限界でゲート電極の線
幅が急激に減少され、不均一なシリサイド膜が形成され
るため、ゲート電極とソース／ドレーン領域でシリサイ
ド抵抗の増加と漏洩電流が発生し、結果的に素子の不良
をもたらす。
法は素子の高集積化による設計の限界でゲート電極の線
幅が急激に減少され、不均一なシリサイド膜が形成され
るため、ゲート電極とソース／ドレーン領域でシリサイ
ド抵抗の増加と漏洩電流が発生し、結果的に素子の不良
をもたらす。
【００１５】
【発明が解決しようとする課題】これに本発明は前記従
来技術の問題点を解決するために案出したものであり、
後続の熱処理の工程時に均一なシリサイド膜を確保する
ことができる半導体素子のシリサイド膜の形成方法を提
供することにその目的がある。
来技術の問題点を解決するために案出したものであり、
後続の熱処理の工程時に均一なシリサイド膜を確保する
ことができる半導体素子のシリサイド膜の形成方法を提
供することにその目的がある。
【００１６】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体素子のシリサイド膜の形成方法
は、半導体の基板表面に下部金属層を蒸着した後プラズ
マ処理を実施する段階と、前記プラズマ処理された下部
金属層状に上部金属層を蒸着した後、熱処理工程を実施
して前記半導体基板の表面にシリサイド膜を形成する段
階とを含んで構成されることを特徴とする。
の本発明による半導体素子のシリサイド膜の形成方法
は、半導体の基板表面に下部金属層を蒸着した後プラズ
マ処理を実施する段階と、前記プラズマ処理された下部
金属層状に上部金属層を蒸着した後、熱処理工程を実施
して前記半導体基板の表面にシリサイド膜を形成する段
階とを含んで構成されることを特徴とする。
【００１７】また、本発明による半導体素子のシリサイ
ド形成方法は、半導体基板の上部にポリシリコン層でな
されたゲート電極を形成する段階と、ゲート電極の側壁
に絶縁物質でなされたスペーサを形成する段階と、ゲー
ト電極の両側基板内に不純物が注入されたソース／ドレ
ーン領域を形成する段階と、構造物の全面に下部金属層
を蒸着してＡｒまたはＮ２ガスでプラズマ処理を実施す
る段階と、下部金属層の上部に上部金属層を蒸着して熱
処理工程を実施してシリコンと反応されない金属層を除
去してゲート電極及びソース／ドレーン上部面にシリサ
イド膜を形成する段階とを含んで構成されることを特徴
とする。
ド形成方法は、半導体基板の上部にポリシリコン層でな
されたゲート電極を形成する段階と、ゲート電極の側壁
に絶縁物質でなされたスペーサを形成する段階と、ゲー
ト電極の両側基板内に不純物が注入されたソース／ドレ
ーン領域を形成する段階と、構造物の全面に下部金属層
を蒸着してＡｒまたはＮ２ガスでプラズマ処理を実施す
る段階と、下部金属層の上部に上部金属層を蒸着して熱
処理工程を実施してシリコンと反応されない金属層を除
去してゲート電極及びソース／ドレーン上部面にシリサ
イド膜を形成する段階とを含んで構成されることを特徴
とする。
【００１８】以上のような本発明の目的と別の特徴及び
長所などは次ぎに参照する本発明の好適な実施例に対す
る以下の説明から明確になるであろう。
長所などは次ぎに参照する本発明の好適な実施例に対す
る以下の説明から明確になるであろう。
【００１９】
【発明の実施の形態】以下、本発明による半導体素子の
シリサイド膜の形成方法の望ましい実施例を添付された
図面を参照して詳細に説明する。図４ないし図８は本発
明による半導体素子のシリサイド膜の形成方法を順次示
した工程断面図である。
シリサイド膜の形成方法の望ましい実施例を添付された
図面を参照して詳細に説明する。図４ないし図８は本発
明による半導体素子のシリサイド膜の形成方法を順次示
した工程断面図である。
【００２０】本発明のシリサイド膜の形成方法は、図４
に図示されたように、まずシリコン基板１００にフィー
ルド酸化膜１０２を形成して素子の活性領域と非活性領
域を区分する。
に図示されたように、まずシリコン基板１００にフィー
ルド酸化膜１０２を形成して素子の活性領域と非活性領
域を区分する。
【００２１】その後、基板１００の活性領域にゲート酸
化膜１０３を形成した後、ドープドポリシリコン層を蒸
着し、これをパターニングしてゲート電極１０４を形成
する。
化膜１０３を形成した後、ドープドポリシリコン層を蒸
着し、これをパターニングしてゲート電極１０４を形成
する。
【００２２】続いて、基板のソース／ドレーン領域に低
濃度の不純物をイオン注入してＬＤＤ領域１０６を形成
した後、ゲート電極１０４の側面にシリコン酸化膜（Ｓ
ｉＯ ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）でスペー
サ（ｓｐａｃｅｒ）１０８を形成する。
濃度の不純物をイオン注入してＬＤＤ領域１０６を形成
した後、ゲート電極１０４の側面にシリコン酸化膜（Ｓ
ｉＯ ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）でスペー
サ（ｓｐａｃｅｒ）１０８を形成する。
【００２３】その後、スペーサ１０８が形成された後の
構造物に高濃度の不純物をイオン注入してソース／ドレ
ーン領域１１０を形成する。
構造物に高濃度の不純物をイオン注入してソース／ドレ
ーン領域１１０を形成する。
【００２４】続いて、図５に図示されたように、前記構
造物の全面に下部金属層としてＴｉ層１１２を蒸着す
る。この時、下部Ｔｉ層１１２の厚さは蒸着しなければ
ならない全体Ｔｉ層の一部である５０Å〜２００Åであ
る。
造物の全面に下部金属層としてＴｉ層１１２を蒸着す
る。この時、下部Ｔｉ層１１２の厚さは蒸着しなければ
ならない全体Ｔｉ層の一部である５０Å〜２００Åであ
る。
【００２５】その後、ＲＦ反応チャンバで連続的にＡｒ
またはＮ２ガスをいれた後にガスをプラズマ状態で励起
させて下部Ｔｉ層１１２に注入する。この時、Ａｒまた
はＮ ２ガスは１０ｓｃｃｍ（１．６９×１０- ２Ｐａ・
ｍ３／ｓ）〜４０ｓｃｃｍ（６．７６×１０- ２Ｐａ・
ｍ３／ｓ）を流して、チャンバの温度は３００℃〜４０
０℃で維持してＡｒまたはＮ２成分が下部Ｔｉ層１１２
に広がることができるようにする。このようにプラズマ
処理された下部Ｔｉ層１１２はこれらガス成分の侵入に
よって内部欠陥が発生される。
またはＮ２ガスをいれた後にガスをプラズマ状態で励起
させて下部Ｔｉ層１１２に注入する。この時、Ａｒまた
はＮ ２ガスは１０ｓｃｃｍ（１．６９×１０- ２Ｐａ・
ｍ３／ｓ）〜４０ｓｃｃｍ（６．７６×１０- ２Ｐａ・
ｍ３／ｓ）を流して、チャンバの温度は３００℃〜４０
０℃で維持してＡｒまたはＮ２成分が下部Ｔｉ層１１２
に広がることができるようにする。このようにプラズマ
処理された下部Ｔｉ層１１２はこれらガス成分の侵入に
よって内部欠陥が発生される。
【００２６】このような欠陥により以後のシリサイド工
程時に安定で抵抗が小さいＣ５４相が数多く核生成され
て均一なシリサイド膜を得ることができる。
程時に安定で抵抗が小さいＣ５４相が数多く核生成され
て均一なシリサイド膜を得ることができる。
【００２７】続いて、図６に図示されたように、下部Ｔ
ｉ層１１２の上部に上部金属層１１４として再びＴｉを
蒸着する。この時、上部Ｔｉ層１１４は全体として必要
なＴｉ層の厚さの残り部分である１００Å〜３００Åの
厚さを有する。
ｉ層１１２の上部に上部金属層１１４として再びＴｉを
蒸着する。この時、上部Ｔｉ層１１４は全体として必要
なＴｉ層の厚さの残り部分である１００Å〜３００Åの
厚さを有する。
【００２８】その後、図７に図示されたように、上部Ｔ
ｉ層１１４の上部にＴｉＮ層１１６を蒸着した後にＲＴ
Ｐ工程を実施してシリサイド反応を発生させる。
ｉ層１１４の上部にＴｉＮ層１１６を蒸着した後にＲＴ
Ｐ工程を実施してシリサイド反応を発生させる。
【００２９】続いて、図８に図示されたように、前記Ｒ
ＴＰによりゲート電極１０４の上部とソース／ドレーン
領域１１０のシリコンと下／上部Ｔｉ層１１２，１１４
及びＴｉＮ層１１６がシリサイド反応をしてそれぞれの
表面にはＴｉシリサイド膜（ＴｉＳｉｘ）１１８が形成
される。
ＴＰによりゲート電極１０４の上部とソース／ドレーン
領域１１０のシリコンと下／上部Ｔｉ層１１２，１１４
及びＴｉＮ層１１６がシリサイド反応をしてそれぞれの
表面にはＴｉシリサイド膜（ＴｉＳｉｘ）１１８が形成
される。
【００３０】その後、シリサイド反応が生じない領域の
下／上部Ｔｉ層１１２，１１４及びＴｉＮ層１１６を除
去することによってゲート電極１０４とソース／ドレー
ン領域１１０の各Ｔｉシリサイド膜１１８ａ，１１８ｂ
がお互い連結されないようにする。
下／上部Ｔｉ層１１２，１１４及びＴｉＮ層１１６を除
去することによってゲート電極１０４とソース／ドレー
ン領域１１０の各Ｔｉシリサイド膜１１８ａ，１１８ｂ
がお互い連結されないようにする。
【００３１】更に詳細に説明すれば、６５０℃〜７５０
℃で１次ＲＴＰを進行してＴｉシリサイド膜（ＴｉＳｉ
ｘ）１１８を形成する。この時、プラズマ処理で内部の
欠陥を有する下部Ｔｉ層１１２により不安定なＣ４９相
が容易に形成されて結晶粒の大きさが小さくなる。この
ような結晶粒が小さなＣ４９相のＴｉシリサイド膜１１
８に７５０℃〜８５０℃でさらに高い温度で２次ＲＴＰ
を実施する。すると、Ｃ４９相の多くの結晶粒界で、安
定で抵抗が小さいＣ５４相が核生成され、均一で連続的
なＣ５４相を有するＴｉシリサイド膜１１８が形成され
る。
℃で１次ＲＴＰを進行してＴｉシリサイド膜（ＴｉＳｉ
ｘ）１１８を形成する。この時、プラズマ処理で内部の
欠陥を有する下部Ｔｉ層１１２により不安定なＣ４９相
が容易に形成されて結晶粒の大きさが小さくなる。この
ような結晶粒が小さなＣ４９相のＴｉシリサイド膜１１
８に７５０℃〜８５０℃でさらに高い温度で２次ＲＴＰ
を実施する。すると、Ｃ４９相の多くの結晶粒界で、安
定で抵抗が小さいＣ５４相が核生成され、均一で連続的
なＣ５４相を有するＴｉシリサイド膜１１８が形成され
る。
【００３２】
【発明の効果】詳述したように、本発明による半導体素
子のシリサイド膜の形成方法によれば、シリサイドのた
めのＴｉ層を２回に分けて蒸着するが、最初に蒸着した
Ｔｉ層にＡｒまたはＮ２ガスをＲＦプラズマ状態で励起
して注入することによって後続の熱処理工程時に均一な
シリサイド膜を得ることができる。
子のシリサイド膜の形成方法によれば、シリサイドのた
めのＴｉ層を２回に分けて蒸着するが、最初に蒸着した
Ｔｉ層にＡｒまたはＮ２ガスをＲＦプラズマ状態で励起
して注入することによって後続の熱処理工程時に均一な
シリサイド膜を得ることができる。
【００３３】したがって、本発明は高集積の半導体素子
でゲート電極の線幅が小さくなっても安定で抵抗が小さ
いＣ５４相のＴｉシリサイド膜を均一で連続的にゲート
電極及びソース／ドレーン領域に形成することによって
半導体素子の電気的特性及び収率を高めることができ
る。
でゲート電極の線幅が小さくなっても安定で抵抗が小さ
いＣ５４相のＴｉシリサイド膜を均一で連続的にゲート
電極及びソース／ドレーン領域に形成することによって
半導体素子の電気的特性及び収率を高めることができ
る。
【００３４】以上のように本発明を実施例によって詳細
に説明したが、本発明は実施例によって限定されず、本
発明が属する技術分野において通常の知識を有するもの
であれば本発明の思想と精神を離れることなく、本発明
を修正または変更できるであろう。
に説明したが、本発明は実施例によって限定されず、本
発明が属する技術分野において通常の知識を有するもの
であれば本発明の思想と精神を離れることなく、本発明
を修正または変更できるであろう。
【図１】従来技術による半導体素子のシリサイド膜の製
造方法を順次示した工程断面図である
造方法を順次示した工程断面図である
【図２】従来技術による半導体素子のシリサイド膜の製
造方法を順次示した工程断面図である
造方法を順次示した工程断面図である
【図３】従来技術による半導体素子のシリサイド膜の製
造方法を順次示した工程断面図である
造方法を順次示した工程断面図である
【図４】本発明による半導体素子のシリサイド膜の製造
方法を順次示した工程断面図である
方法を順次示した工程断面図である
【図５】本発明による半導体素子のシリサイド膜の製造
方法を順次示した工程断面図である
方法を順次示した工程断面図である
【図６】本発明による半導体素子のシリサイド膜の製造
方法を順次示した工程断面図である
方法を順次示した工程断面図である
【図７】本発明による半導体素子のシリサイド膜の製造
方法を順次示した工程断面図である
方法を順次示した工程断面図である
【図８】本発明による半導体素子のシリサイド膜の製造
方法を順次示した工程断面図である
方法を順次示した工程断面図である
１００ シリコン基板
１０２ フィールド酸化膜
１０３ ゲート酸化膜
１０４ ゲート電極
１０６ ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａ
ｉｎ）領域 １０８ スペーサ １１０ ソース／ドレーン領域 １１２ 下部金属層 １１４ 上部金属層 １１６ ＴｉＮ層 １１８ シリサイド膜 １１８ａ ゲート側のシリサイド １１８ｂ ソース／ドレイン側のシリサイド
ｉｎ）領域 １０８ スペーサ １１０ ソース／ドレーン領域 １１２ 下部金属層 １１４ 上部金属層 １１６ ＴｉＮ層 １１８ シリサイド膜 １１８ａ ゲート側のシリサイド １１８ｂ ソース／ドレイン側のシリサイド
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Ｆターム(参考） 4M104 BB01 BB25 CC01 DD04 DD22
DD79 DD80 DD84 GG09 GG10
GG14 HH16
5F140 AA01 AA10 AA39 BF04 BF11
BF18 BF38 BG08 BG12 BG14
BG26 BG30 BG34 BG37 BG43
BG56 BH15 BH22 BJ01 BJ08
BJ21 BK01 BK02 BK13 BK28
BK29 BK32 BK34 CB01 CF04
Claims (14)
- 【請求項１】 半導体基板の表面に下部金属層を蒸着し
た後、プラズマ処理を実施する段階と、 前記プラズマ処理された下部金属層上に上部金属層を蒸
着した後、熱処理工程を実施して前記半導体基板の表面
にシリサイド膜を形成する段階とを含んで構成されるこ
とを特徴とする半導体素子のシリサイド膜の形成方法。 - 【請求項２】 前記下部金属層及び前記上部金属層はＴ
ｉであることを特徴とする請求項１に記載の半導体素子
のシリサイド膜の形成方法。 - 【請求項３】 前記下部金属層は５０Å〜２００Åの厚
さであることを特徴とする請求項１に記載の半導体素子
のシリサイド膜の形成方法。 - 【請求項４】 前記上部金属層は１００Å〜３００Åの
厚さであることを特徴とする請求項１に記載の半導体素
子のシリサイド膜の形成方法。 - 【請求項５】 前記プラズマ処理は反応チャンバにＡｒ
またはＮ２ガスを１．６９×１０- ２Ｐａ・ｍ３／ｓ〜
６．７６×１０- ２Ｐａ・ｍ３／ｓ流して、チャンバの
温度を３００℃〜４００℃で維持した状態でなされるこ
とを特徴とする請求項１に記載の半導体素子のシリサイ
ド膜の形成方法。 - 【請求項６】 前記熱処理は１次熱処理及び２次熱処理
で構成されることを特徴とする半導体素子のシリサイド
膜の形成方法。 - 【請求項７】 前記１次熱処理温度は６５０℃〜７５０
℃、２次熱処理温度は７５０℃〜８５０℃であることを
特徴とする請求項６に記載の半導体素子のシリサイド膜
の形成方法。 - 【請求項８】 前記半導体基板にソース／ドレーン領域
とゲート電極を形成する段階をさらに含むことを特徴と
する請求項１に記載の半導体素子のシリサイド膜の形成
方法。 - 【請求項９】 半導体基板上にゲート電極を形成する段
階と、 前記ゲート電極の側壁にスペーサを形成する段階と、 前記ゲート電極の両側の基板内にソース／ドレーン領域
を形成する段階と、 前記構造物の全面に下部金属層を蒸着した後、プラズマ
処理を実施する段階と、 前記プラズマ処理された下部金属層の上部に上部金属層
を蒸着した後、１次熱処理及び２次熱処理工程を実施し
て前記ゲート電極及びソース／ドレーンの上面にシリサ
イド膜を形成する段階とを含んで構成されることを特徴
とする半導体素子のシリサイド膜の形成方法。 - 【請求項１０】 前記下部金属層及び前記上部金属層は
Ｔｉであることを特徴とする請求項９に記載の半導体素
子のシリサイド膜の形成方法。 - 【請求項１１】 前記下部金属層は５０Å〜２００Åの
厚さであることを特徴とする請求項９に記載の半導体素
子のシリサイド膜の形成方法。 - 【請求項１２】 前記上部金属層は１００Å〜３００Å
の厚さであることを特徴とする請求項９に記載の半導体
素子のシリサイド膜の形成方法。 - 【請求項１３】 前記プラズマ処理は反応チャンバにＡ
ｒまたはＮ２ガスを１．６９×１０- ２Ｐａ・ｍ３／ｓ
〜６．７６×１０- ２Ｐａ・ｍ３／ｓを流して、チャン
バの温度を３００℃〜４００℃で維持した状態でなされ
ることを特徴とする請求項９に記載の半導体素子のシリ
サイド膜の形成方法。 - 【請求項１４】 前記１次熱処理温度は６５０℃〜７５
０℃、２次熱処理温度は７５０℃〜８５０℃であること
を特徴とする請求項９に記載の半導体素子のシリサイド
膜の形成方法。
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|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
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| KR100982420B1 (ko) * | 2003-09-30 | 2010-09-15 | 삼성전자주식회사 | 실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법 |
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| KR100231904B1 (ko) * | 1997-05-21 | 1999-12-01 | 윤종용 | Ti 실리사이드 제조방법 |
| KR100276388B1 (ko) * | 1997-10-30 | 2001-01-15 | 윤종용 | 코발트/니오븀 이중 금속층 구조를 이용한 실리사이드 형성 방법 |
| US6110821A (en) * | 1998-01-27 | 2000-08-29 | Applied Materials, Inc. | Method for forming titanium silicide in situ |
| US6287966B1 (en) * | 1999-05-03 | 2001-09-11 | Taiwan Semiconductor Manufacturing Company | Low sheet resistance of titanium salicide process |
| JP2001319893A (ja) * | 2000-05-11 | 2001-11-16 | Nec Corp | 半導体装置の製造方法 |
| US6727165B1 (en) * | 2001-09-28 | 2004-04-27 | Lsi Logic Corporation | Fabrication of metal contacts for deep-submicron technologies |
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2001
- 2001-06-28 KR KR10-2001-0037355A patent/KR100395776B1/ko not_active IP Right Cessation
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- 2002-06-26 US US10/180,760 patent/US6800553B2/en not_active Expired - Lifetime
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- 2002-06-28 TW TW091114456A patent/TW548747B/zh not_active IP Right Cessation
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|---|---|---|---|---|
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