JP3920959B2 - 相補型半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本願の発明は、ゲート電極が半導体膜と金属化合物膜との積層構造である相補型半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
半導体装置の微細化に伴ってゲート電極が薄くなったりソース/ドレイン拡散層が浅くなったりすると、これらのシート抵抗が増大して、高速、低消費電力の半導体装置を製造することが困難になる。そこで、半導体と金属との低抵抗の金属化合物膜であるTiSi2膜やCoSi2膜等をゲート電極やソース/ドレイン拡散層上に形成する構造が考えられている。
【0003】
また、Nチャネル型トランジスタにはN型のゲート電極を用い、Pチャネル型トランジスタにはP型のゲート電極を用いるデュアルゲート構造の相補型半導体装置にすれば、Nチャネル型トランジスタのみならずPチャネル型トランジスタをも表面チャネル構造にし、ゲート電界による制御性を高めることができて、ソース/ドレイン拡散層間のパンチスルー等の短チャネル効果を抑制することもできる。
【0004】
図4は、この様な構造を有するCMOSトランジスタの製造方法の一従来例を示している。この一従来例では、図4(a)に示す様に、Si基板11の表面に素子分離酸化膜としてのSiO2膜12とゲート酸化膜としてのSiO2膜13とを形成し、多結晶Si膜14をゲート電極のパターンに加工する。
【0005】
その後、多結晶Si膜14及びSiO2膜12をマスクにして、NMOSトランジスタの形成領域にはAsを低濃度でイオン注入し、PMOSトランジスタの形成領域にはBF2を低濃度でイオン注入し、SiO2膜15でゲート電極の側壁スペーサを形成する。
【0006】
そして、多結晶Si膜14及びSiO2膜12、15をマスクにして、NMOSトランジスタの形成領域にはAsを高濃度でイオン注入し、PMOSトランジスタの形成領域にはBF2を高濃度でイオン注入して、LDD構造のN型の拡散層16及びP型の拡散層17を夫々ソース/ドレインとして形成する。
【0007】
次に、図4(b)に示す様に、拡散層16、17上の自然酸化膜(図示せず)を弗酸で完全に除去してから、Ti膜18を全面に形成する。そして、図4(c)に示す様に、熱処理でSi基板11及び多結晶Si膜14とTi膜18とを反応させてTiSi2膜19を選択的に形成し、アンモニア過水等に浸して、SiO2膜12、15上に未反応のまま残っているTi膜18を除去する。
【0008】
次に、図4(d)に示す様に、層間絶縁膜21を形成し、層間絶縁膜21に接続孔22を形成し、TiN/Ti膜23及びW膜24で接続孔22を埋める。そして、Ti膜25及びAl−Si膜26で配線を形成し、更に従来公知の工程を実行して、NMOSトランジスタ27及びPMOSトランジスタ28を有するCMOSトランジスタ29を完成させる。
【0009】
【発明が解決しようとする課題】
ところが、CMOSトランジスタ29の微細化に伴って多結晶Si膜14及び拡散層16、17の線幅も細くなってきており、その結果、図4(c)(d)に示した様にTiSi2膜19が凝集して、このTiSi2膜19を形成しても多結晶Si膜14及び拡散層16、17のシート抵抗が低減しないという細線効果が生じ易かった。特に、多結晶Si膜14上のTiSi2膜19は、不均一に形成されるので、拡散層16、17上のTiSi2膜19よりも凝集し易い。
【0010】
TiSi2膜19の凝集を抑制するために、非晶質Si膜上にTi膜18を形成し、これらの非晶質Si膜とTi膜18とを反応させてTiSi2膜19を形成する方法も考えられている。しかし、不純物を導入されていない非晶質Si膜は多結晶Si膜14よりも抵抗が高い。
【0011】
そこで、TiSi2膜19を形成する前に、拡散層16、17を形成するためのAs及びBF2を多結晶Si膜14よりも高濃度に非晶質Si膜中に予めイオン注入しておくことで、この非晶質Si膜の抵抗を低減させることも考えられる。しかし、ゲート電極の一部である非晶質Si膜に不純物を高濃度にイオン注入すれば、ゲート絶縁膜であるSiO2膜13を不純物が突き抜けてチャネル領域に拡散して、CMOSトランジスタ29の特性が変動する。
【0012】
つまり、図4に示した一従来例及びその他の何れの従来例でも、高速、低消費電力及び微細な相補型半導体装置を製造することが困難であった。従って、本願の発明は、高速、低消費電力及び微細な相補型半導体装置を製造することができる方法を提供することを目的としている。
【0013】
【課題を解決するための手段】
本願の発明による相補型半導体装置の製造方法は、表面部が非晶質部であるSi膜を形成する工程と、前記Si膜のうちで前記非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのSbのイオン注入と前記非晶質部中に位置する投影飛程でのAsのイオン注入とによって、Nチャネル型トランジスタにおける前記Si膜にSbとこのSbよりも低濃度のAsとを導入すると共に前記Sbと前記Asとで前記Nチャネル型トランジスタにおけるソース/ドレイン拡散層を形成する工程と、前記Si膜のうちで前記非晶質部よりも前記ゲート絶縁膜側の部分に位置する投影飛程でのInのイオン注入と前記非晶質部中に位置する投影飛程でのBF 2 のイオン注入とによって、Pチャネル型トランジスタにおける前記Si膜にInとこのInよりも低濃度のBとを導入すると共に前記Inと前記Bとで前記Pチャネル型トランジスタにおけるソース/ドレイン拡散層を形成する工程と、前記非晶質部上に金属膜を形成する工程と、前記非晶質部と前記金属膜とを反応させて前記Si膜上に金属化合物膜を形成して、積層構造の前記Si膜及び前記金属化合物膜をゲート電極にする工程とを具備することを特徴としている。
【0014】
本願の発明による相補型半導体装置の製造方法は、前記金属膜としてTi膜、Co膜、Ni膜、Pt膜、Au膜、Cu膜、Hf膜、Pd膜、W膜、Mo膜、Ta膜の何れかを用い、前記金属化合物膜としてTiSi2膜、CoSi2膜、NiSi膜、NiSi2膜、Ni2Si膜、PtSi膜、PtSi2膜、AuSi2膜、CuSi2膜、HfSi2膜、PdSi2膜、WSi2膜、MoSi2膜、TaSi2膜の何れかを形成することができる。
【0015】
本願の発明による相補型半導体装置の製造方法では、表面部が非晶質部であるSi膜上に金属膜を形成しているので、これらのSi膜と金属膜とを反応させて金属化合物膜を形成してもこの金属化合物膜の凝集を抑制することができて、ゲート電極における金属化合物膜の細線効果を抑制することができる。
【0016】
しかも、Si膜のうちで非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのSbのイオン注入と非晶質部中に位置する投影飛程でのAsのイオン注入とによってNチャネル型トランジスタにおけるゲート電極のSi膜にSbとこのSbよりも低濃度のAsとを導入し、Si膜のうちで非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのInのイオン注入と非晶質部中に位置する投影飛程でのBF 2 のイオン注入とによってPチャネル型トランジスタにおけるゲート電極のSi膜にInとこのInよりも低濃度のBとを導入しており、拡散係数が小さいSb及びInはゲート絶縁膜を突き抜けてチャネル領域に拡散しにくいので、ゲート電極のSi膜に不純物を高濃度に導入することができる。
【0017】
また、SbとこのSbよりも低濃度のAsとでNチャネル型トランジスタにおけるソース/ドレイン拡散層を形成し、InとこのInよりも低濃度のBとでPチャネル型トランジスタにおけるソース/ドレイン拡散層を形成するので、夫々Sb及びInのみでソース/ドレイン拡散層を形成する場合よりも、深いソース/ドレイン拡散層を形成することができて、ソース/ドレイン拡散層における接合リークを低減させることができる。
【0018】
【発明の実施の形態】
以下、CMOSトランジスタの製造に適用した本願の発明の第1〜第4参考形態及び一実施形態を、図1〜3を参照しながら説明する。図1が、第1参考形態を示している。この第1参考形態でも、図1(a)に示す様に、Si基板11の表面に素子分離酸化膜としてのSiO2膜12とゲート酸化膜としてのSiO2膜13とを形成する。
【0019】
そして、SiH4/He/N2=100/400/200sccm、圧力70Pa、基板温度550℃のCVD法で厚さ100nmの非晶質Si膜31を形成し、この非晶質Si膜31をゲート電極のパターンに加工する。
【0020】
その後、非晶質Si膜31及びSiO2膜12をマスクにして、NMOSトランジスタの形成領域にはSbを低濃度でイオン注入し、PMOSトランジスタの形成領域にはInを低濃度でイオン注入し、SiO2膜15でゲート電極の側壁スペーサを形成する。そして、O2を4slmの割合で供給し800℃、10分の熱酸化を施して、厚さ10nmのSiO2膜32をSi基板11及び非晶質Si膜31の露出部の全面に形成する。
【0021】
そして、NMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31及びSiO2膜12、15とをマスクにして、40keVの加速エネルギー及び3×1015cm-2のドーズ量でInをイオン注入して、PMOSトランジスタの形成領域にP型の拡散層17を形成する。このとき、PMOSトランジスタの形成領域の非晶質Si膜31にもInがイオン注入される。
【0022】
次に、図1(b)に示す様に、SiO2膜32を弗酸で除去した後、PMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31及びSiO2膜12、15とをマスクにして、60keVの加速エネルギー及び3×1015cm-2のドーズ量でSbをイオン注入して、NMOSトランジスタの形成領域にN型の拡散層16を形成する。
【0023】
このとき、NMOSトランジスタの形成領域の非晶質Si膜31にもSbがイオン注入される。そして、N2雰囲気中で1000℃、10秒の熱処理を施して、拡散層16、17及び非晶質Si膜31中の不純物を活性化させる。
【0024】
次に、図1(c)に示す様に、緩衝弗酸で自然酸化膜(図示せず)を除去してから、電力0.5kW、温度150℃、Ar100sccm、圧力0.47Paのスパッタ法で、厚さ30nmのTi膜18をSi基板11上の全面に形成する。
【0025】
次に、図1(d)に示す様に、N2を5slmの割合で供給し650℃、30秒の熱処理を施して、Si基板11及び非晶質Si膜31とTi膜18とを反応させてTiSi2膜19を選択的に形成する。そして、アンモニア過水に浸して、SiO2膜12、15上に未反応のまま残っているTi膜18を除去した後、再び、N2を5slmの割合で供給し800℃、30秒の熱処理を施して、TiSi2膜19を安定化させる。
【0026】
次に、SiH4/O2=0.03/0.54slm、温度400℃、圧力10.2Paの減圧CVD法で厚さ100nmのSiO2膜を形成するか、または、SiH2Cl2/NH3/N2=0.05/0.2/0.2slm、温度760℃、圧力70Paの減圧CVD法で厚さ50nmのSiN膜を形成する。
【0027】
そして、O3+TEOS=50sccm、温度720℃、圧力40Paの減圧CVD法で厚さ500nmのBPSG膜を形成する。以上のSiO2膜またはSiN膜とBPSG膜とで、図1(e)に示す様に、層間絶縁膜21を形成する。その後、層間絶縁膜21上でレジスト(図示せず)をパターニングし、このレジストをマスクにして、C4F8=50sccm、高周波電力1.2kW、圧力2Paのドライエッチングを施して、層間絶縁膜21に接続孔22を形成する。
【0028】
その後、接続孔22のマスクずれに対応するために、レジスト(図示せず)及び層間絶縁膜21をマスクにして、NMOSトランジスタの形成領域の接続孔22から露出しているSi基板11に50keVの加速エネルギー及び3×1015cm-2のドーズ量でAsをイオン注入する。
【0029】
また、PMOSトランジスタの形成領域の接続孔22から露出しているSi基板11に50keVの加速エネルギー及び3×1015cm-2のドーズ量でBF2をイオン注入する。そして、N2雰囲気中で850℃、30秒の熱処理を施して、接続孔22からSi基板11にイオン注入した不純物を活性化させる。
【0030】
その後、電力8kW、温度150℃、Ar100sccm、圧力0.47Paのスパッタ法で厚さ10nmのTi膜を形成し、更に、電力5kW、Ar/N2=40/20sccm、圧力0.47Paの反応性スパッタ法で厚さ70nmのTiN膜を形成して、接続孔22内を含むSi基板11上の全面にTiN/Ti膜23を形成する。
【0031】
その後、Ar/N2/H2/WF6=2200/300/500/75sccm、温度450℃、圧力10640PaのCVD法で、厚さ400nmのW膜24を形成する。そして、SF6=50sccm、高周波電力150W、圧力1.33Paのエッチバックを施して、TiN/Ti膜23及びW膜24で接続孔22を埋める。
【0032】
その後、電力4kW、温度150℃、Ar100sccm、圧力0.47Paのスパッタ法で厚さ30nmのTi膜25を形成し、更に、電力22.5kW、温度150℃、Ar50sccm、圧力0.47Paのスパッタ法で厚さ0.5μmのAl−Si膜26を形成する。
【0033】
その後、Al−Si膜26上でレジスト(図示せず)をパターニングし、このレジストをマスクにして、BCl3/Cl2=60/90sccm、マイクロ波電力1kW、高周波電力50W、圧力0.016Paのドライエッチングを施して、Al−Si膜26で配線を形成する。そして、更に従来公知の工程を実行して、NMOSトランジスタ27及びPMOSトランジスタ28を有するCMOSトランジスタ29を完成させる。
【0034】
次に、第2参考形態を説明する。この第2参考形態でも、図1(a)に示した様にゲート酸化膜としてのSiO2膜13を形成するまでは、上述の第1参考形態と実質的に同様の工程を実行する。しかし、この第2参考形態では、その後、SiH4/He/N2=100/400/200sccm、圧力70Pa、基板温度550℃のCVD法で厚さ200nmの非晶質Si膜31を形成する。
【0035】
そして、非晶質Si膜31上でレジスト(図示せず)をゲート電極のパターンに加工し、このレジストをマスクにして、Cl2/O2/HBr=75/2/120sccm、高周波電力60W、マイクロ波電力850W、圧力1Paのドライエッチングを非晶質Si膜31に施す。
【0036】
その後、非晶質Si膜31及びSiO2膜12をマスクにして、NMOSトランジスタの形成領域には2×1012cm-2のドーズ量でPをイオン注入し、PMOSトランジスタの形成領域には2×1012cm-2のドーズ量でBF2をイオン注入する。
【0037】
そして、TEOS/O2=800/600sccm、温度400℃、圧力1133.2Pa、高周波電力700WのCVD法でSiO2膜15を形成し、C4F8=50sccm、高周波電力1.2kW、圧力2PaのエッチバックをSiO2膜15の全面に施して、このSiO2膜15でゲート電極の側壁スペーサを形成する。
【0038】
その後、O2を4slmの割合で供給し800℃、10分の熱酸化を施して、厚さ10nmのSiO2膜32をSi基板11及び非晶質Si膜31の露出部の全面に形成する。
【0039】
そして、NMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31及びSiO2膜12、15とをマスクにして、40keVの加速エネルギー及び2×1015cm-2のドーズ量でInをイオン注入し、更に、30keVの加速エネルギー及び1×1015cm-2のドーズ量でBF2をイオン注入して、PMOSトランジスタの形成領域にP型の拡散層17を形成する。
【0040】
次に、図1(b)に示した様に、SiO2膜32を弗酸で除去した後、PMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31及びSiO2膜12、15とをマスクにして、60keVの加速エネルギー及び2×1015cm-2のドーズ量でSbをイオン注入し、更に、40keVの加速エネルギー及び1×1015cm-2のドーズ量でAsをイオン注入して、NMOSトランジスタの形成領域にN型の拡散層16を形成する。
【0041】
その後、N2雰囲気中で1000℃、10秒の熱処理を施して、拡散層16、17及び非晶質Si膜31中の不純物を活性化させる。そして、緩衝弗酸で自然酸化膜(図示せず)を除去し、40keVの加速エネルギー及び3×1014cm-2のドーズ量でAsを全面にイオン注入する。このAsのイオン注入によって、Si基板11の表面部も非晶質化されて、後のSi基板11とTi膜18との反応が均一に進む。
【0042】
そして、緩衝弗酸で自然酸化膜(図示せず)を除去した後、厚さ30nmのTi膜18をSi基板11上の全面に形成するが、このTi膜18の形成以降については再び上述の第1参考形態と実質的に同様の工程を実行する。
【0043】
図2は、第3参考形態の途中までの工程を示している。この第3参考形態でも、図2(a)に示す様にゲート酸化膜としてのSiO2膜13を形成するまでは、上述の第2参考形態と実質的に同様の工程を実行する。
【0044】
しかし、この第3参考形態では、その後、SiH4/He/N2=100/400/200sccm、圧力70Pa、基板温度610℃のCVD法で厚さ100nmの多結晶Si膜14を形成した後、引き続き、基板温度のみを550℃に変えたCVD法で厚さ100nmの非晶質Si膜31を形成する。そして、再び、上述の第2参考形態と実質的に同様の工程を実行して、SiO2膜32の形成までを行う。
【0045】
次に、図2(b)に示す様に、NMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31、多結晶Si膜14及びSiO2膜12、15とをマスクにして、40keVの加速エネルギー及び2×1015cm-2のドーズ量でInをイオン注入して、PMOSトランジスタの形成領域にP型の拡散層17を形成する。このときのゲート電極におけるInの投影飛程は、多結晶Si膜14中に位置する。
【0046】
その後、SiO2膜32を弗酸で除去した後、PMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31、多結晶Si膜14及びSiO2膜12、15とをマスクにして、60keVの加速エネルギー及び2×1015cm-2のドーズ量でSbをイオン注入して、NMOSトランジスタの形成領域にN型の拡散層16を形成する。このときのゲート電極におけるSbの投影飛程も、多結晶Si膜14中に位置する。
【0047】
その後、N2雰囲気中で1000℃、10秒の熱処理を施して、拡散層16、17、非晶質Si膜31及び多結晶Si膜14中の不純物を活性化させる。そして、緩衝弗酸で自然酸化膜(図示せず)を除去し、Si基板11の表面部を非晶質化するために、40keVの加速エネルギー及び1×1014cm-2のドーズ量でSbを全面にイオン注入する。SbはAsよりも原子半径が大きいので、Asよりも少ないドーズ量でSi基板11の表面部を非晶質化することができる。
【0048】
そして、緩衝弗酸で自然酸化膜(図示せず)を除去した後、図2(c)に示す様に、厚さ30nmのTi膜18をSi基板11上の全面に形成するが、このTi膜18の形成以降については上述の第1参考形態と実質的に同様の工程を実行する。
【0049】
次に、一実施形態を説明する。この実施形態でも、図2(a)に示した様にSiO2膜15でゲート電極の側壁スペーサ膜を形成し、更にSiO2膜32を形成するまでは、上述の第3参考形態と実質的に同様の工程を実行する。
【0050】
しかし、この実施形態では、その後、図2(b)に示した様に、NMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31、多結晶Si膜14及びSiO2膜12、15とをマスクにして、40keVの加速エネルギー及び2×1015cm-2のドーズ量でInをイオン注入し、更に、10keVの加速エネルギー及び1×1015cm-2のドーズ量でBF2をイオン注入して、PMOSトランジスタの形成領域にP型の拡散層17を形成する。
【0051】
このときのゲート電極におけるInの投影飛程は多結晶Si膜14中に位置し、BF2の投影飛程は非晶質Si膜31中に位置する。そして、SiO2膜32を弗酸で除去する。
【0052】
その後、PMOSトランジスタの形成領域を覆うレジスト(図示せず)と非晶質Si膜31、多結晶Si膜14及びSiO2膜12、15とをマスクにして、60keVの加速エネルギー及び2×1015cm-2のドーズ量でSbをイオン注入し、更に、10keVの加速エネルギー及び1×1015cm-2のドーズ量でAsをイオン注入して、NMOSトランジスタの形成領域にN型の拡散層16を形成する。
【0053】
このときのゲート電極におけるSbの投影飛程は多結晶Si膜14中に位置し、Asの投影飛程は非晶質Si膜31中に位置する。そして、N2雰囲気中で1000℃、10秒の熱処理を施して、拡散層16、17及び非晶質Si膜31中の不純物を活性化させるが、この活性化以降については上述の第2参考形態と実質的に同様の工程を実行する。
【0054】
図3は、第4参考形態の途中までの工程を示している。この第4参考形態でも、図3(a)に示す様に拡散層16、17及び非晶質Si膜31中の不純物を活性化させるまでは、上述の第1参考形態と実質的に同様の工程を実行する。しかし、この第4参考形態では、その後、電力1kW、Ar100sccm、圧力0.47Paのスパッタ法で、厚さ10nmのCo膜33をSi基板11上の全面に形成する。
【0055】
そして、引き続き、電力5kW、Ar/N2=40/20sccm、圧力0.47Paの反応性スパッタ法で、厚さ20nmのTiN膜34をCo膜33上の全面に形成する。但し、電力のみを1.5kWに変えたスパッタ法で、厚さ10nmのTi膜をTiN膜34の代わりに形成してもよく、また、これらのTiN膜34またはTi膜は必ずしも形成しなくてもよい。
【0056】
次に、図3(b)に示す様に、N2を5slmの割合で供給し550℃、30秒の熱処理を施して、Si基板11及び非晶質Si膜31とCo膜33とを反応させてCoSi2膜35を選択的に形成する。そして、硫酸過水に浸して、SiO2膜12、15上に未反応のまま残っているCo膜33を除去した後、再び、N2を5slmの割合で供給し700℃、30秒の熱処理を施して、CoSi2膜35を安定化させる。その後、層間絶縁膜21の形成以降について再び上述の第1参考形態と実質的に同様の工程を実行する。
【0057】
以上の様な第4参考形態では、Co膜33上のTiN膜34またはTi膜が、Co膜33の表面の酸化を防止してこのCo膜33の実質的な厚さが減少するのを防止することができる。また、Si基板11及び非晶質Si膜31の表面の自然酸化膜や吸着酸素等をTiN膜34またはTi膜が吸着して、Si基板11及び非晶質Si膜31とCo膜33とを均一に反応させることができる。
【0058】
なお、以上の第1〜第4参考形態及び一実施形態ではTi膜18、TiN/Ti膜23、W膜24、Ti膜25、Al−Si膜26、Co膜33及びTiN膜34をスパッタ法で形成しているが、これらの膜をCVD法で形成してもよい。
【0059】
また、以上の第1〜第4参考形態及び一実施形態ではTi膜18またはCo膜33を用いてTiSi2膜19またはCoSi2膜35を形成しているが、Ti膜18またはCo膜33の代わりにNi膜、Pt膜、Au膜、Cu膜、Hf膜、Pd膜、W膜、Mo膜、Ta膜の何れかを用いて、TiSi2膜19またはCoSi2膜35の代わりにNiSi膜、NiSi2膜、Ni2Si膜、PtSi膜、PtSi2膜、AuSi2膜、CuSi2膜、HfSi2膜、PdSi2膜、WSi2膜、MoSi2膜、TaSi2膜の何れかを形成してもよい。
【0060】
【発明の効果】
本願の発明による相補型半導体装置の製造方法では、積層構造のSi膜及び金属化合物膜をゲート電極にしても、金属化合物膜の細線効果を抑制することができ、しかも、Si膜に不純物を高濃度に導入することができるので、高速、低消費電力及び微細な相補型半導体装置を製造することができる。
【0061】
また、SbとこのSbよりも低濃度のAsとでNチャネル型トランジスタにおけるソース/ドレイン拡散層を形成し、InとこのInよりも低濃度のBとでPチャネル型トランジスタにおけるソース/ドレイン拡散層を形成するので、夫々Sb及びInのみでソース/ドレイン拡散層を形成する場合よりも、ソース/ドレイン拡散層における接合リークを低減させることができて、低消費電力及び微細な相補型半導体装置を高い歩留りで製造することができる。
【図面の簡単な説明】
【図1】 本願の発明の第1参考形態を工程順に示す側断面図である。
【図2】 本願の発明の第3参考形態の途中までの工程を示す側断面図である。
【図3】 本願の発明の第4参考形態の途中までの工程を示す側断面図である。
【図4】 本願の発明の一従来例を工程順に示す側断面図である。
【符号の説明】
16、17 拡散層(ソース/ドレイン拡散層)
18 Ti膜(金属膜) 19 TiSi2膜(金属化合物膜)
27 NMOSトランジスタ(Nチャネル型トランジスタ)
28 PMOSトランジスタ(Pチャネル型トランジスタ)
31 非晶質Si膜(半導体膜) 33 Co膜(金属膜)
35 CoSi2膜(金属化合物膜)
Claims (2)
- 表面部が非晶質部であるSi膜を形成する工程と、
前記Si膜のうちで前記非晶質部よりもゲート絶縁膜側の部分に位置する投影飛程でのSbのイオン注入と前記非晶質部中に位置する投影飛程でのAsのイオン注入とによって、Nチャネル型トランジスタにおける前記Si膜にSbとこのSbよりも低濃度のAsとを導入すると共に前記Sbと前記Asとで前記Nチャネル型トランジスタにおけるソース/ドレイン拡散層を形成する工程と、
前記Si膜のうちで前記非晶質部よりも前記ゲート絶縁膜側の部分に位置する投影飛程でのInのイオン注入と前記非晶質部中に位置する投影飛程でのBF 2 のイオン注入とによって、Pチャネル型トランジスタにおける前記Si膜にInとこのInよりも低濃度のBとを導入すると共に前記Inと前記Bとで前記Pチャネル型トランジスタにおけるソース/ドレイン拡散層を形成する工程と、
前記非晶質部上に金属膜を形成する工程と、
前記非晶質部と前記金属膜とを反応させて前記Si膜上に金属化合物膜を形成して、積層構造の前記Si膜及び前記金属化合物膜をゲート電極にする工程と
を具備することを特徴とする相補型半導体装置の製造方法。 - 前記金属膜としてTi膜、Co膜、Ni膜、Pt膜、Au膜、Cu膜、Hf膜、Pd膜、W膜、Mo膜、Ta膜の何れかを用い、
前記金属化合物膜としてTiSi2膜、CoSi2膜、NiSi膜、NiSi2膜、Ni2Si膜、PtSi膜、PtSi2膜、AuSi2膜、CuSi2膜、HfSi2膜、PdSi2膜、WSi2膜、MoSi2膜、TaSi2膜の何れかを形成することを特徴とする請求項1記載の相補型半導体装置の製造方法。
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JP35892296A JP3920959B2 (ja) | 1996-12-27 | 1996-12-27 | 相補型半導体装置の製造方法 |
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